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OSCL-LXR

 
 

    


0001 /* SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause) */
0002 /*
0003  * Copyright (c) 2022 Samsung Electronics Co., Ltd.
0004  * Author: Chanho Park <chanho61.park@samsung.com>
0005  *
0006  * Device Tree binding constants for Exynos Auto V9 clock controller.
0007  */
0008 
0009 #ifndef _DT_BINDINGS_CLOCK_EXYNOSAUTOV9_H
0010 #define _DT_BINDINGS_CLOCK_EXYNOSAUTOV9_H
0011 
0012 /* CMU_TOP */
0013 #define FOUT_SHARED0_PLL        1
0014 #define FOUT_SHARED1_PLL        2
0015 #define FOUT_SHARED2_PLL        3
0016 #define FOUT_SHARED3_PLL        4
0017 #define FOUT_SHARED4_PLL        5
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0019 /* MUX in CMU_TOP */
0020 #define MOUT_SHARED0_PLL        6
0021 #define MOUT_SHARED1_PLL        7
0022 #define MOUT_SHARED2_PLL        8
0023 #define MOUT_SHARED3_PLL        9
0024 #define MOUT_SHARED4_PLL        10
0025 #define MOUT_CLKCMU_CMU_BOOST       11
0026 #define MOUT_CLKCMU_CMU_CMUREF      12
0027 #define MOUT_CLKCMU_ACC_BUS     13
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0031 #define MOUT_CLKCMU_BUSC_BUS        17
0032 #define MOUT_CLKCMU_BUSMC_BUS       19
0033 #define MOUT_CLKCMU_CORE_BUS        20
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0035 #define MOUT_CLKCMU_CPUCL0_CLUSTER  22
0036 #define MOUT_CLKCMU_CPUCL1_SWITCH   24
0037 #define MOUT_CLKCMU_CPUCL1_CLUSTER  25
0038 #define MOUT_CLKCMU_DPTX_BUS        26
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0040 #define MOUT_CLKCMU_DPUM_BUS        28
0041 #define MOUT_CLKCMU_DPUS0_BUS       29
0042 #define MOUT_CLKCMU_DPUS1_BUS       30
0043 #define MOUT_CLKCMU_FSYS0_BUS       31
0044 #define MOUT_CLKCMU_FSYS0_PCIE      32
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0053 #define MOUT_CLKCMU_G3D00_SWITCH    41
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0056 #define MOUT_CLKCMU_ISPB_BUS        44
0057 #define MOUT_CLKCMU_MFC_MFC     45
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0068 /* DIV in CMU_TOP */
0069 #define DOUT_SHARED0_DIV3       101
0070 #define DOUT_SHARED0_DIV2       102
0071 #define DOUT_SHARED1_DIV3       103
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0110 #define DOUT_CLKCMU_MFC_WFD     144
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0117 #define DOUT_CLKCMU_PERIC1_IP       151
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0119 
0120 /* GAT in CMU_TOP */
0121 #define GOUT_CLKCMU_CMU_BOOST       201
0122 #define GOUT_CLKCMU_CPUCL0_BOOST    202
0123 #define GOUT_CLKCMU_CPUCL1_BOOST    203
0124 #define GOUT_CLKCMU_CORE_BOOST      204
0125 #define GOUT_CLKCMU_BUSC_BOOST      205
0126 #define GOUT_CLKCMU_BUSMC_BOOST     206
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0128 #define GOUT_CLKCMU_ACC_BUS     208
0129 #define GOUT_CLKCMU_APM_BUS     209
0130 #define GOUT_CLKCMU_AUD_CPU     210
0131 #define GOUT_CLKCMU_AUD_BUS     211
0132 #define GOUT_CLKCMU_BUSC_BUS        212
0133 #define GOUT_CLKCMU_BUSMC_BUS       214
0134 #define GOUT_CLKCMU_CORE_BUS        215
0135 #define GOUT_CLKCMU_CPUCL0_SWITCH   216
0136 #define GOUT_CLKCMU_CPUCL0_CLUSTER  217
0137 #define GOUT_CLKCMU_CPUCL1_SWITCH   219
0138 #define GOUT_CLKCMU_CPUCL1_CLUSTER  220
0139 #define GOUT_CLKCMU_DPTX_BUS        221
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0141 #define GOUT_CLKCMU_DPUM_BUS        223
0142 #define GOUT_CLKCMU_DPUS0_BUS       224
0143 #define GOUT_CLKCMU_DPUS1_BUS       225
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0146 #define GOUT_CLKCMU_FSYS1_BUS       228
0147 #define GOUT_CLKCMU_FSYS1_USBDRD    229
0148 #define GOUT_CLKCMU_FSYS1_MMC_CARD  230
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0161 #define GOUT_CLKCMU_MIF_BUSP        243
0162 #define GOUT_CLKCMU_NPU_BUS     244
0163 #define GOUT_CLKCMU_PERIC0_BUS      245
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0165 #define GOUT_CLKCMU_PERIC1_BUS      247
0166 #define GOUT_CLKCMU_PERIC1_IP       248
0167 #define GOUT_CLKCMU_PERIS_BUS       249
0168 
0169 #define TOP_NR_CLK          250
0170 
0171 /* CMU_BUSMC */
0172 #define CLK_MOUT_BUSMC_BUS_USER     1
0173 #define CLK_DOUT_BUSMC_BUSP     2
0174 #define CLK_GOUT_BUSMC_PDMA0_PCLK   3
0175 #define CLK_GOUT_BUSMC_SPDMA_PCLK   4
0176 
0177 #define BUSMC_NR_CLK            5
0178 
0179 /* CMU_CORE */
0180 #define CLK_MOUT_CORE_BUS_USER      1
0181 #define CLK_DOUT_CORE_BUSP      2
0182 #define CLK_GOUT_CORE_CCI_CLK       3
0183 #define CLK_GOUT_CORE_CCI_PCLK      4
0184 #define CLK_GOUT_CORE_CMU_CORE_PCLK 5
0185 
0186 #define CORE_NR_CLK         6
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0188 /* CMU_FSYS2 */
0189 #define CLK_MOUT_FSYS2_BUS_USER     1
0190 #define CLK_MOUT_FSYS2_UFS_EMBD_USER    2
0191 #define CLK_MOUT_FSYS2_ETHERNET_USER    3
0192 #define CLK_GOUT_FSYS2_UFS_EMBD0_ACLK   4
0193 #define CLK_GOUT_FSYS2_UFS_EMBD0_UNIPRO 5
0194 #define CLK_GOUT_FSYS2_UFS_EMBD1_ACLK   6
0195 #define CLK_GOUT_FSYS2_UFS_EMBD1_UNIPRO 7
0196 
0197 #define FSYS2_NR_CLK            8
0198 
0199 /* CMU_PERIC0 */
0200 #define CLK_MOUT_PERIC0_BUS_USER    1
0201 #define CLK_MOUT_PERIC0_IP_USER     2
0202 #define CLK_MOUT_PERIC0_USI00_USI   3
0203 #define CLK_MOUT_PERIC0_USI01_USI   4
0204 #define CLK_MOUT_PERIC0_USI02_USI   5
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0207 #define CLK_MOUT_PERIC0_USI05_USI   8
0208 #define CLK_MOUT_PERIC0_USI_I2C     9
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0210 #define CLK_DOUT_PERIC0_USI00_USI   10
0211 #define CLK_DOUT_PERIC0_USI01_USI   11
0212 #define CLK_DOUT_PERIC0_USI02_USI   12
0213 #define CLK_DOUT_PERIC0_USI03_USI   13
0214 #define CLK_DOUT_PERIC0_USI04_USI   14
0215 #define CLK_DOUT_PERIC0_USI05_USI   15
0216 #define CLK_DOUT_PERIC0_USI_I2C     16
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0218 #define CLK_GOUT_PERIC0_IPCLK_0     20
0219 #define CLK_GOUT_PERIC0_IPCLK_1     21
0220 #define CLK_GOUT_PERIC0_IPCLK_2     22
0221 #define CLK_GOUT_PERIC0_IPCLK_3     23
0222 #define CLK_GOUT_PERIC0_IPCLK_4     24
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0226 #define CLK_GOUT_PERIC0_IPCLK_8     28
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0230 #define CLK_GOUT_PERIC0_PCLK_0      31
0231 #define CLK_GOUT_PERIC0_PCLK_1      32
0232 #define CLK_GOUT_PERIC0_PCLK_2      33
0233 #define CLK_GOUT_PERIC0_PCLK_3      34
0234 #define CLK_GOUT_PERIC0_PCLK_4      35
0235 #define CLK_GOUT_PERIC0_PCLK_5      36
0236 #define CLK_GOUT_PERIC0_PCLK_6      37
0237 #define CLK_GOUT_PERIC0_PCLK_7      38
0238 #define CLK_GOUT_PERIC0_PCLK_8      39
0239 #define CLK_GOUT_PERIC0_PCLK_9      40
0240 #define CLK_GOUT_PERIC0_PCLK_10     41
0241 #define CLK_GOUT_PERIC0_PCLK_11     42
0242 
0243 #define PERIC0_NR_CLK           43
0244 
0245 /* CMU_PERIC1 */
0246 #define CLK_MOUT_PERIC1_BUS_USER    1
0247 #define CLK_MOUT_PERIC1_IP_USER     2
0248 #define CLK_MOUT_PERIC1_USI06_USI   3
0249 #define CLK_MOUT_PERIC1_USI07_USI   4
0250 #define CLK_MOUT_PERIC1_USI08_USI   5
0251 #define CLK_MOUT_PERIC1_USI09_USI   6
0252 #define CLK_MOUT_PERIC1_USI10_USI   7
0253 #define CLK_MOUT_PERIC1_USI11_USI   8
0254 #define CLK_MOUT_PERIC1_USI_I2C     9
0255 
0256 #define CLK_DOUT_PERIC1_USI06_USI   10
0257 #define CLK_DOUT_PERIC1_USI07_USI   11
0258 #define CLK_DOUT_PERIC1_USI08_USI   12
0259 #define CLK_DOUT_PERIC1_USI09_USI   13
0260 #define CLK_DOUT_PERIC1_USI10_USI   14
0261 #define CLK_DOUT_PERIC1_USI11_USI   15
0262 #define CLK_DOUT_PERIC1_USI_I2C     16
0263 
0264 #define CLK_GOUT_PERIC1_IPCLK_0     20
0265 #define CLK_GOUT_PERIC1_IPCLK_1     21
0266 #define CLK_GOUT_PERIC1_IPCLK_2     22
0267 #define CLK_GOUT_PERIC1_IPCLK_3     23
0268 #define CLK_GOUT_PERIC1_IPCLK_4     24
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0270 #define CLK_GOUT_PERIC1_IPCLK_6     26
0271 #define CLK_GOUT_PERIC1_IPCLK_7     27
0272 #define CLK_GOUT_PERIC1_IPCLK_8     28
0273 #define CLK_GOUT_PERIC1_IPCLK_9     29
0274 #define CLK_GOUT_PERIC1_IPCLK_10    30
0275 #define CLK_GOUT_PERIC1_IPCLK_11    30
0276 #define CLK_GOUT_PERIC1_PCLK_0      31
0277 #define CLK_GOUT_PERIC1_PCLK_1      32
0278 #define CLK_GOUT_PERIC1_PCLK_2      33
0279 #define CLK_GOUT_PERIC1_PCLK_3      34
0280 #define CLK_GOUT_PERIC1_PCLK_4      35
0281 #define CLK_GOUT_PERIC1_PCLK_5      36
0282 #define CLK_GOUT_PERIC1_PCLK_6      37
0283 #define CLK_GOUT_PERIC1_PCLK_7      38
0284 #define CLK_GOUT_PERIC1_PCLK_8      39
0285 #define CLK_GOUT_PERIC1_PCLK_9      40
0286 #define CLK_GOUT_PERIC1_PCLK_10     41
0287 #define CLK_GOUT_PERIC1_PCLK_11     42
0288 
0289 #define PERIC1_NR_CLK           43
0290 
0291 /* CMU_PERIS */
0292 #define CLK_MOUT_PERIS_BUS_USER     1
0293 #define CLK_GOUT_SYSREG_PERIS_PCLK  2
0294 #define CLK_GOUT_WDT_CLUSTER0       3
0295 #define CLK_GOUT_WDT_CLUSTER1       4
0296 
0297 #define PERIS_NR_CLK            5
0298 
0299 #endif /* _DT_BINDINGS_CLOCK_EXYNOSAUTOV9_H */