dt-bindings/clock/exynos7885.h

0001 /* SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause) */
0002 /*
0003  * Copyright (c) 2021 Dávid Virág
0004  *
0005  * Device Tree binding constants for Exynos7885 clock controller.
0006  */
0007
0008 #ifndef _DT_BINDINGS_CLOCK_EXYNOS_7885_H
0009 #define _DT_BINDINGS_CLOCK_EXYNOS_7885_H
0010
0011 /* CMU_TOP */
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0074 /* CMU_CORE */
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0091 /* CMU_PERI */
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0108 #define CLK_GOUT_I2C2_PCLK      17
0109 #define CLK_GOUT_I2C3_PCLK      18
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0111 #define CLK_GOUT_I2C5_PCLK      20
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0129 #define CLK_GOUT_USI2_PCLK      38
0130 #define CLK_GOUT_USI2_SCLK      39
0131 #define CLK_GOUT_MCT_PCLK       40
0132 #define CLK_GOUT_SYSREG_PERI_PCLK   41
0133 #define CLK_GOUT_WDT0_PCLK      42
0134 #define CLK_GOUT_WDT1_PCLK      43
0135 #define PERI_NR_CLK         44
0136
0137 /* CMU_FSYS */
0138 #define CLK_MOUT_FSYS_BUS_USER      1
0139 #define CLK_MOUT_FSYS_MMC_CARD_USER 2
0140 #define CLK_MOUT_FSYS_MMC_EMBD_USER 3
0141 #define CLK_MOUT_FSYS_MMC_SDIO_USER 4
0142 #define CLK_MOUT_FSYS_USB30DRD_USER 4
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0146 #define CLK_GOUT_MMC_EMBD_SDCLKIN   8
0147 #define CLK_GOUT_MMC_SDIO_ACLK      9
0148 #define CLK_GOUT_MMC_SDIO_SDCLKIN   10
0149 #define FSYS_NR_CLK         11
0150
0151 #endif /* _DT_BINDINGS_CLOCK_EXYNOS_7885_H */