phy/qualcomm/phy-qcom-qmp-pcie-qhp.h

0001 /* SPDX-License-Identifier: GPL-2.0 */
0002 /*
0003  * Copyright (c) 2017, The Linux Foundation. All rights reserved.
0004  */
0005
0006 #ifndef QCOM_PHY_QMP_PCIE_QHP_H_
0007 #define QCOM_PHY_QMP_PCIE_QHP_H_
0008
0009 /* PCIE GEN3 COM registers */
0010 #define PCIE_GEN3_QHP_COM_SSC_EN_CENTER         0x14
0011 #define PCIE_GEN3_QHP_COM_SSC_PER1          0x20
0012 #define PCIE_GEN3_QHP_COM_SSC_PER2          0x24
0013 #define PCIE_GEN3_QHP_COM_SSC_STEP_SIZE1        0x28
0014 #define PCIE_GEN3_QHP_COM_SSC_STEP_SIZE2        0x2c
0015 #define PCIE_GEN3_QHP_COM_SSC_STEP_SIZE1_MODE1      0x34
0016 #define PCIE_GEN3_QHP_COM_SSC_STEP_SIZE2_MODE1      0x38
0017 #define PCIE_GEN3_QHP_COM_BIAS_EN_CKBUFLR_EN        0x54
0018 #define PCIE_GEN3_QHP_COM_CLK_ENABLE1           0x58
0019 #define PCIE_GEN3_QHP_COM_LOCK_CMP1_MODE0       0x6c
0020 #define PCIE_GEN3_QHP_COM_LOCK_CMP2_MODE0       0x70
0021 #define PCIE_GEN3_QHP_COM_LOCK_CMP1_MODE1       0x78
0022 #define PCIE_GEN3_QHP_COM_LOCK_CMP2_MODE1       0x7c
0023 #define PCIE_GEN3_QHP_COM_BGV_TRIM          0x98
0024 #define PCIE_GEN3_QHP_COM_CP_CTRL_MODE0         0xb4
0025 #define PCIE_GEN3_QHP_COM_CP_CTRL_MODE1         0xb8
0026 #define PCIE_GEN3_QHP_COM_PLL_RCTRL_MODE0       0xc0
0027 #define PCIE_GEN3_QHP_COM_PLL_RCTRL_MODE1       0xc4
0028 #define PCIE_GEN3_QHP_COM_PLL_CCTRL_MODE0       0xcc
0029 #define PCIE_GEN3_QHP_COM_PLL_CCTRL_MODE1       0xd0
0030 #define PCIE_GEN3_QHP_COM_SYSCLK_EN_SEL         0xdc
0031 #define PCIE_GEN3_QHP_COM_RESTRIM_CTRL2         0xf0
0032 #define PCIE_GEN3_QHP_COM_LOCK_CMP_EN           0xf8
0033 #define PCIE_GEN3_QHP_COM_DEC_START_MODE0       0x100
0034 #define PCIE_GEN3_QHP_COM_DEC_START_MODE1       0x108
0035 #define PCIE_GEN3_QHP_COM_DIV_FRAC_START1_MODE0     0x11c
0036 #define PCIE_GEN3_QHP_COM_DIV_FRAC_START2_MODE0     0x120
0037 #define PCIE_GEN3_QHP_COM_DIV_FRAC_START3_MODE0     0x124
0038 #define PCIE_GEN3_QHP_COM_DIV_FRAC_START1_MODE1     0x128
0039 #define PCIE_GEN3_QHP_COM_DIV_FRAC_START2_MODE1     0x12c
0040 #define PCIE_GEN3_QHP_COM_DIV_FRAC_START3_MODE1     0x130
0041 #define PCIE_GEN3_QHP_COM_INTEGLOOP_GAIN0_MODE0     0x150
0042 #define PCIE_GEN3_QHP_COM_INTEGLOOP_GAIN0_MODE1     0x158
0043 #define PCIE_GEN3_QHP_COM_VCO_TUNE_MAP          0x178
0044 #define PCIE_GEN3_QHP_COM_BG_CTRL           0x1c8
0045 #define PCIE_GEN3_QHP_COM_CLK_SELECT            0x1cc
0046 #define PCIE_GEN3_QHP_COM_HSCLK_SEL1            0x1d0
0047 #define PCIE_GEN3_QHP_COM_CORECLK_DIV           0x1e0
0048 #define PCIE_GEN3_QHP_COM_CORE_CLK_EN           0x1e8
0049 #define PCIE_GEN3_QHP_COM_CMN_CONFIG            0x1f0
0050 #define PCIE_GEN3_QHP_COM_SVS_MODE_CLK_SEL      0x1fc
0051 #define PCIE_GEN3_QHP_COM_CORECLK_DIV_MODE1     0x21c
0052 #define PCIE_GEN3_QHP_COM_CMN_MODE          0x224
0053 #define PCIE_GEN3_QHP_COM_VREGCLK_DIV1          0x228
0054 #define PCIE_GEN3_QHP_COM_VREGCLK_DIV2          0x22c
0055
0056 /* PCIE GEN3 QHP Lane registers */
0057 #define PCIE_GEN3_QHP_L0_DRVR_CTRL0         0xc
0058 #define PCIE_GEN3_QHP_L0_DRVR_CTRL1         0x10
0059 #define PCIE_GEN3_QHP_L0_DRVR_CTRL2         0x14
0060 #define PCIE_GEN3_QHP_L0_DRVR_TAP_EN            0x18
0061 #define PCIE_GEN3_QHP_L0_TX_BAND_MODE           0x60
0062 #define PCIE_GEN3_QHP_L0_LANE_MODE          0x64
0063 #define PCIE_GEN3_QHP_L0_PARALLEL_RATE          0x7c
0064 #define PCIE_GEN3_QHP_L0_CML_CTRL_MODE0         0xc0
0065 #define PCIE_GEN3_QHP_L0_CML_CTRL_MODE1         0xc4
0066 #define PCIE_GEN3_QHP_L0_CML_CTRL_MODE2         0xc8
0067 #define PCIE_GEN3_QHP_L0_PREAMP_CTRL_MODE1      0xd0
0068 #define PCIE_GEN3_QHP_L0_PREAMP_CTRL_MODE2      0xd4
0069 #define PCIE_GEN3_QHP_L0_MIXER_CTRL_MODE0       0xd8
0070 #define PCIE_GEN3_QHP_L0_MIXER_CTRL_MODE1       0xdc
0071 #define PCIE_GEN3_QHP_L0_MIXER_CTRL_MODE2       0xe0
0072 #define PCIE_GEN3_QHP_L0_CTLE_THRESH_DFE        0xfc
0073 #define PCIE_GEN3_QHP_L0_CGA_THRESH_DFE         0x100
0074 #define PCIE_GEN3_QHP_L0_RXENGINE_EN0           0x108
0075 #define PCIE_GEN3_QHP_L0_CTLE_TRAIN_TIME        0x114
0076 #define PCIE_GEN3_QHP_L0_CTLE_DFE_OVRLP_TIME        0x118
0077 #define PCIE_GEN3_QHP_L0_DFE_REFRESH_TIME       0x11c
0078 #define PCIE_GEN3_QHP_L0_DFE_ENABLE_TIME        0x120
0079 #define PCIE_GEN3_QHP_L0_VGA_GAIN           0x124
0080 #define PCIE_GEN3_QHP_L0_DFE_GAIN           0x128
0081 #define PCIE_GEN3_QHP_L0_EQ_GAIN            0x130
0082 #define PCIE_GEN3_QHP_L0_OFFSET_GAIN            0x134
0083 #define PCIE_GEN3_QHP_L0_PRE_GAIN           0x138
0084 #define PCIE_GEN3_QHP_L0_VGA_INITVAL            0x13c
0085 #define PCIE_GEN3_QHP_L0_EQ_INTVAL          0x154
0086 #define PCIE_GEN3_QHP_L0_EDAC_INITVAL           0x160
0087 #define PCIE_GEN3_QHP_L0_RXEQ_INITB0            0x168
0088 #define PCIE_GEN3_QHP_L0_RXEQ_INITB1            0x16c
0089 #define PCIE_GEN3_QHP_L0_RCVRDONE_THRESH1       0x178
0090 #define PCIE_GEN3_QHP_L0_RXEQ_CTRL          0x180
0091 #define PCIE_GEN3_QHP_L0_UCDR_FO_GAIN_MODE0     0x184
0092 #define PCIE_GEN3_QHP_L0_UCDR_FO_GAIN_MODE1     0x188
0093 #define PCIE_GEN3_QHP_L0_UCDR_FO_GAIN_MODE2     0x18c
0094 #define PCIE_GEN3_QHP_L0_UCDR_SO_GAIN_MODE0     0x190
0095 #define PCIE_GEN3_QHP_L0_UCDR_SO_GAIN_MODE1     0x194
0096 #define PCIE_GEN3_QHP_L0_UCDR_SO_GAIN_MODE2     0x198
0097 #define PCIE_GEN3_QHP_L0_UCDR_SO_CONFIG         0x19c
0098 #define PCIE_GEN3_QHP_L0_RX_BAND            0x1a4
0099 #define PCIE_GEN3_QHP_L0_RX_RCVR_PATH1_MODE0        0x1c0
0100 #define PCIE_GEN3_QHP_L0_RX_RCVR_PATH1_MODE1        0x1c4
0101 #define PCIE_GEN3_QHP_L0_RX_RCVR_PATH1_MODE2        0x1c8
0102 #define PCIE_GEN3_QHP_L0_SIGDET_ENABLES         0x230
0103 #define PCIE_GEN3_QHP_L0_SIGDET_CNTRL           0x234
0104 #define PCIE_GEN3_QHP_L0_SIGDET_DEGLITCH_CNTRL      0x238
0105 #define PCIE_GEN3_QHP_L0_DCC_GAIN           0x2a4
0106 #define PCIE_GEN3_QHP_L0_RSM_START          0x2a8
0107 #define PCIE_GEN3_QHP_L0_RX_EN_SIGNAL           0x2ac
0108 #define PCIE_GEN3_QHP_L0_PSM_RX_EN_CAL          0x2b0
0109 #define PCIE_GEN3_QHP_L0_RX_MISC_CNTRL0         0x2b8
0110 #define PCIE_GEN3_QHP_L0_TS0_TIMER          0x2c0
0111 #define PCIE_GEN3_QHP_L0_DLL_HIGHDATARATE       0x2c4
0112 #define PCIE_GEN3_QHP_L0_RX_RESETCODE_OFFSET        0x2cc
0113
0114 /* PCIE GEN3 PCS registers */
0115 #define PCIE_GEN3_QHP_PHY_TXMGN_MAIN_V0_M3P5DB      0x2c
0116 #define PCIE_GEN3_QHP_PHY_TXMGN_POST_V0_M3P5DB      0x40
0117 #define PCIE_GEN3_QHP_PHY_TXMGN_MAIN_V0_M6DB        0x54
0118 #define PCIE_GEN3_QHP_PHY_TXMGN_POST_V0_M6DB        0x68
0119 #define PCIE_GEN3_QHP_PHY_POWER_STATE_CONFIG        0x15c
0120 #define PCIE_GEN3_QHP_PHY_POWER_STATE_CONFIG5       0x16c
0121 #define PCIE_GEN3_QHP_PHY_PCS_TX_RX_CONFIG      0x174
0122
0123 #endif