controller/dwc/pcie-visconti.c

0001 // SPDX-License-Identifier: GPL-2.0
0002 /*
0003  * DWC PCIe RC driver for Toshiba Visconti ARM SoC
0004  *
0005  * Copyright (C) 2021 Toshiba Electronic Device & Storage Corporation
0006  * Copyright (C) 2021 TOSHIBA CORPORATION
0007  *
0008  * Nobuhiro Iwamatsu <nobuhiro1.iwamatsu@toshiba.co.jp>
0009  */
0010
0011 #include <linux/clk.h>
0012 #include <linux/delay.h>
0013 #include <linux/gpio.h>
0014 #include <linux/interrupt.h>
0015 #include <linux/init.h>
0016 #include <linux/iopoll.h>
0017 #include <linux/kernel.h>
0018 #include <linux/of_platform.h>
0019 #include <linux/pci.h>
0020 #include <linux/platform_device.h>
0021 #include <linux/resource.h>
0022 #include <linux/types.h>
0023
0024 #include "pcie-designware.h"
0025 #include "../../pci.h"
0026
0027 struct visconti_pcie {
0028     struct dw_pcie pci;
0029     void __iomem *ulreg_base;
0030     void __iomem *smu_base;
0031     void __iomem *mpu_base;
0032     struct clk *refclk;
0033     struct clk *coreclk;
0034     struct clk *auxclk;
0035 };
0036
0037 #define PCIE_UL_REG_S_PCIE_MODE     0x00F4
0038 #define  PCIE_UL_REG_S_PCIE_MODE_EP 0x00
0039 #define  PCIE_UL_REG_S_PCIE_MODE_RC 0x04
0040
0041 #define PCIE_UL_REG_S_PERSTN_CTRL   0x00F8
0042 #define  PCIE_UL_IOM_PCIE_PERSTN_I_EN   BIT(3)
0043 #define  PCIE_UL_DIRECT_PERSTN_EN   BIT(2)
0044 #define  PCIE_UL_PERSTN_OUT     BIT(1)
0045 #define  PCIE_UL_DIRECT_PERSTN      BIT(0)
0046 #define  PCIE_UL_REG_S_PERSTN_CTRL_INIT (PCIE_UL_IOM_PCIE_PERSTN_I_EN | \
0047                      PCIE_UL_DIRECT_PERSTN_EN | \
0048                      PCIE_UL_DIRECT_PERSTN)
0049
0050 #define PCIE_UL_REG_S_PHY_INIT_02   0x0104
0051 #define  PCIE_UL_PHY0_SRAM_EXT_LD_DONE  BIT(0)
0052
0053 #define PCIE_UL_REG_S_PHY_INIT_03   0x0108
0054 #define  PCIE_UL_PHY0_SRAM_INIT_DONE    BIT(0)
0055
0056 #define PCIE_UL_REG_S_INT_EVENT_MASK1   0x0138
0057 #define  PCIE_UL_CFG_PME_INT        BIT(0)
0058 #define  PCIE_UL_CFG_LINK_EQ_REQ_INT    BIT(1)
0059 #define  PCIE_UL_EDMA_INT0      BIT(2)
0060 #define  PCIE_UL_EDMA_INT1      BIT(3)
0061 #define  PCIE_UL_EDMA_INT2      BIT(4)
0062 #define  PCIE_UL_EDMA_INT3      BIT(5)
0063 #define  PCIE_UL_S_INT_EVENT_MASK1_ALL  (PCIE_UL_CFG_PME_INT | \
0064                      PCIE_UL_CFG_LINK_EQ_REQ_INT | \
0065                      PCIE_UL_EDMA_INT0 | \
0066                      PCIE_UL_EDMA_INT1 | \
0067                      PCIE_UL_EDMA_INT2 | \
0068                      PCIE_UL_EDMA_INT3)
0069
0070 #define PCIE_UL_REG_S_SB_MON        0x0198
0071 #define PCIE_UL_REG_S_SIG_MON       0x019C
0072 #define  PCIE_UL_CORE_RST_N_MON     BIT(0)
0073
0074 #define PCIE_UL_REG_V_SII_DBG_00    0x0844
0075 #define PCIE_UL_REG_V_SII_GEN_CTRL_01   0x0860
0076 #define  PCIE_UL_APP_LTSSM_ENABLE   BIT(0)
0077
0078 #define PCIE_UL_REG_V_PHY_ST_00     0x0864
0079 #define  PCIE_UL_SMLH_LINK_UP       BIT(0)
0080
0081 #define PCIE_UL_REG_V_PHY_ST_02     0x0868
0082 #define  PCIE_UL_S_DETECT_ACT       0x01
0083 #define  PCIE_UL_S_L0           0x11
0084
0085 #define PISMU_CKON_PCIE         0x0038
0086 #define  PISMU_CKON_PCIE_AUX_CLK    BIT(1)
0087 #define  PISMU_CKON_PCIE_MSTR_ACLK  BIT(0)
0088
0089 #define PISMU_RSOFF_PCIE        0x0538
0090 #define  PISMU_RSOFF_PCIE_ULREG_RST_N   BIT(1)
0091 #define  PISMU_RSOFF_PCIE_PWR_UP_RST_N  BIT(0)
0092
0093 #define PCIE_MPU_REG_MP_EN      0x0
0094 #define  MPU_MP_EN_DISABLE      BIT(0)
0095
0096 /* Access registers in PCIe ulreg */
0097 static void visconti_ulreg_writel(struct visconti_pcie *pcie, u32 val, u32 reg)
0098 {
0099     writel_relaxed(val, pcie->ulreg_base + reg);
0100 }
0101
0102 static u32 visconti_ulreg_readl(struct visconti_pcie *pcie, u32 reg)
0103 {
0104     return readl_relaxed(pcie->ulreg_base + reg);
0105 }
0106
0107 /* Access registers in PCIe smu */
0108 static void visconti_smu_writel(struct visconti_pcie *pcie, u32 val, u32 reg)
0109 {
0110     writel_relaxed(val, pcie->smu_base + reg);
0111 }
0112
0113 /* Access registers in PCIe mpu */
0114 static void visconti_mpu_writel(struct visconti_pcie *pcie, u32 val, u32 reg)
0115 {
0116     writel_relaxed(val, pcie->mpu_base + reg);
0117 }
0118
0119 static u32 visconti_mpu_readl(struct visconti_pcie *pcie, u32 reg)
0120 {
0121     return readl_relaxed(pcie->mpu_base + reg);
0122 }
0123
0124 static int visconti_pcie_link_up(struct dw_pcie *pci)
0125 {
0126     struct visconti_pcie *pcie = dev_get_drvdata(pci->dev);
0127     void __iomem *addr = pcie->ulreg_base;
0128     u32 val = readl_relaxed(addr + PCIE_UL_REG_V_PHY_ST_02);
0129
0130     return !!(val & PCIE_UL_S_L0);
0131 }
0132
0133 static int visconti_pcie_start_link(struct dw_pcie *pci)
0134 {
0135     struct visconti_pcie *pcie = dev_get_drvdata(pci->dev);
0136     void __iomem *addr = pcie->ulreg_base;
0137     u32 val;
0138     int ret;
0139
0140     visconti_ulreg_writel(pcie, PCIE_UL_APP_LTSSM_ENABLE,
0141                   PCIE_UL_REG_V_SII_GEN_CTRL_01);
0142
0143     ret = readl_relaxed_poll_timeout(addr + PCIE_UL_REG_V_PHY_ST_02,
0144                      val, (val & PCIE_UL_S_L0),
0145                      90000, 100000);
0146     if (ret)
0147         return ret;
0148
0149     visconti_ulreg_writel(pcie, PCIE_UL_S_INT_EVENT_MASK1_ALL,
0150                   PCIE_UL_REG_S_INT_EVENT_MASK1);
0151
0152     if (dw_pcie_link_up(pci)) {
0153         val = visconti_mpu_readl(pcie, PCIE_MPU_REG_MP_EN);
0154         visconti_mpu_writel(pcie, val & ~MPU_MP_EN_DISABLE,
0155                     PCIE_MPU_REG_MP_EN);
0156     }
0157
0158     return 0;
0159 }
0160
0161 static void visconti_pcie_stop_link(struct dw_pcie *pci)
0162 {
0163     struct visconti_pcie *pcie = dev_get_drvdata(pci->dev);
0164     u32 val;
0165
0166     val = visconti_ulreg_readl(pcie, PCIE_UL_REG_V_SII_GEN_CTRL_01);
0167     val &= ~PCIE_UL_APP_LTSSM_ENABLE;
0168     visconti_ulreg_writel(pcie, val, PCIE_UL_REG_V_SII_GEN_CTRL_01);
0169
0170     val = visconti_mpu_readl(pcie, PCIE_MPU_REG_MP_EN);
0171     visconti_mpu_writel(pcie, val | MPU_MP_EN_DISABLE, PCIE_MPU_REG_MP_EN);
0172 }
0173
0174 /*
0175  * In this SoC specification, the CPU bus outputs the offset value from
0176  * 0x40000000 to the PCIe bus, so 0x40000000 is subtracted from the CPU
0177  * bus address. This 0x40000000 is also based on io_base from DT.
0178  */
0179 static u64 visconti_pcie_cpu_addr_fixup(struct dw_pcie *pci, u64 cpu_addr)
0180 {
0181     struct dw_pcie_rp *pp = &pci->pp;
0182
0183     return cpu_addr & ~pp->io_base;
0184 }
0185
0186 static const struct dw_pcie_ops dw_pcie_ops = {
0187     .cpu_addr_fixup = visconti_pcie_cpu_addr_fixup,
0188     .link_up = visconti_pcie_link_up,
0189     .start_link = visconti_pcie_start_link,
0190     .stop_link = visconti_pcie_stop_link,
0191 };
0192
0193 static int visconti_pcie_host_init(struct dw_pcie_rp *pp)
0194 {
0195     struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
0196     struct visconti_pcie *pcie = dev_get_drvdata(pci->dev);
0197     void __iomem *addr;
0198     int err;
0199     u32 val;
0200
0201     visconti_smu_writel(pcie,
0202                 PISMU_CKON_PCIE_AUX_CLK | PISMU_CKON_PCIE_MSTR_ACLK,
0203                 PISMU_CKON_PCIE);
0204     ndelay(250);
0205
0206     visconti_smu_writel(pcie, PISMU_RSOFF_PCIE_ULREG_RST_N,
0207                 PISMU_RSOFF_PCIE);
0208     visconti_ulreg_writel(pcie, PCIE_UL_REG_S_PCIE_MODE_RC,
0209                   PCIE_UL_REG_S_PCIE_MODE);
0210
0211     val = PCIE_UL_REG_S_PERSTN_CTRL_INIT;
0212     visconti_ulreg_writel(pcie, val, PCIE_UL_REG_S_PERSTN_CTRL);
0213     udelay(100);
0214
0215     val |= PCIE_UL_PERSTN_OUT;
0216     visconti_ulreg_writel(pcie, val, PCIE_UL_REG_S_PERSTN_CTRL);
0217     udelay(100);
0218
0219     visconti_smu_writel(pcie, PISMU_RSOFF_PCIE_PWR_UP_RST_N,
0220                 PISMU_RSOFF_PCIE);
0221
0222     addr = pcie->ulreg_base + PCIE_UL_REG_S_PHY_INIT_03;
0223     err = readl_relaxed_poll_timeout(addr, val,
0224                      (val & PCIE_UL_PHY0_SRAM_INIT_DONE),
0225                      100, 1000);
0226     if (err)
0227         return err;
0228
0229     visconti_ulreg_writel(pcie, PCIE_UL_PHY0_SRAM_EXT_LD_DONE,
0230                   PCIE_UL_REG_S_PHY_INIT_02);
0231
0232     addr = pcie->ulreg_base + PCIE_UL_REG_S_SIG_MON;
0233     return readl_relaxed_poll_timeout(addr, val,
0234                       (val & PCIE_UL_CORE_RST_N_MON), 100,
0235                       1000);
0236 }
0237
0238 static const struct dw_pcie_host_ops visconti_pcie_host_ops = {
0239     .host_init = visconti_pcie_host_init,
0240 };
0241
0242 static int visconti_get_resources(struct platform_device *pdev,
0243                   struct visconti_pcie *pcie)
0244 {
0245     struct device *dev = &pdev->dev;
0246
0247     pcie->ulreg_base = devm_platform_ioremap_resource_byname(pdev, "ulreg");
0248     if (IS_ERR(pcie->ulreg_base))
0249         return PTR_ERR(pcie->ulreg_base);
0250
0251     pcie->smu_base = devm_platform_ioremap_resource_byname(pdev, "smu");
0252     if (IS_ERR(pcie->smu_base))
0253         return PTR_ERR(pcie->smu_base);
0254
0255     pcie->mpu_base = devm_platform_ioremap_resource_byname(pdev, "mpu");
0256     if (IS_ERR(pcie->mpu_base))
0257         return PTR_ERR(pcie->mpu_base);
0258
0259     pcie->refclk = devm_clk_get(dev, "ref");
0260     if (IS_ERR(pcie->refclk))
0261         return dev_err_probe(dev, PTR_ERR(pcie->refclk),
0262                      "Failed to get ref clock\n");
0263
0264     pcie->coreclk = devm_clk_get(dev, "core");
0265     if (IS_ERR(pcie->coreclk))
0266         return dev_err_probe(dev, PTR_ERR(pcie->coreclk),
0267                      "Failed to get core clock\n");
0268
0269     pcie->auxclk = devm_clk_get(dev, "aux");
0270     if (IS_ERR(pcie->auxclk))
0271         return dev_err_probe(dev, PTR_ERR(pcie->auxclk),
0272                      "Failed to get aux clock\n");
0273
0274     return 0;
0275 }
0276
0277 static int visconti_add_pcie_port(struct visconti_pcie *pcie,
0278                   struct platform_device *pdev)
0279 {
0280     struct dw_pcie *pci = &pcie->pci;
0281     struct dw_pcie_rp *pp = &pci->pp;
0282
0283     pp->irq = platform_get_irq_byname(pdev, "intr");
0284     if (pp->irq < 0)
0285         return pp->irq;
0286
0287     pp->ops = &visconti_pcie_host_ops;
0288
0289     return dw_pcie_host_init(pp);
0290 }
0291
0292 static int visconti_pcie_probe(struct platform_device *pdev)
0293 {
0294     struct device *dev = &pdev->dev;
0295     struct visconti_pcie *pcie;
0296     struct dw_pcie *pci;
0297     int ret;
0298
0299     pcie = devm_kzalloc(dev, sizeof(*pcie), GFP_KERNEL);
0300     if (!pcie)
0301         return -ENOMEM;
0302
0303     pci = &pcie->pci;
0304     pci->dev = dev;
0305     pci->ops = &dw_pcie_ops;
0306
0307     ret = visconti_get_resources(pdev, pcie);
0308     if (ret)
0309         return ret;
0310
0311     platform_set_drvdata(pdev, pcie);
0312
0313     return visconti_add_pcie_port(pcie, pdev);
0314 }
0315
0316 static const struct of_device_id visconti_pcie_match[] = {
0317     { .compatible = "toshiba,visconti-pcie" },
0318     {},
0319 };
0320
0321 static struct platform_driver visconti_pcie_driver = {
0322     .probe = visconti_pcie_probe,
0323     .driver = {
0324         .name = "visconti-pcie",
0325         .of_match_table = visconti_pcie_match,
0326         .suppress_bind_attrs = true,
0327     },
0328 };
0329 builtin_platform_driver(visconti_pcie_driver);