controller/dwc/pcie-tegra194-acpi.c

0001 // SPDX-License-Identifier: GPL-2.0+
0002 /*
0003  * ACPI quirks for Tegra194 PCIe host controller
0004  *
0005  * Copyright (C) 2021 NVIDIA Corporation.
0006  *
0007  * Author: Vidya Sagar <vidyas@nvidia.com>
0008  */
0009
0010 #include <linux/pci.h>
0011 #include <linux/pci-acpi.h>
0012 #include <linux/pci-ecam.h>
0013
0014 #include "pcie-designware.h"
0015
0016 struct tegra194_pcie_ecam  {
0017     void __iomem *config_base;
0018     void __iomem *iatu_base;
0019     void __iomem *dbi_base;
0020 };
0021
0022 static int tegra194_acpi_init(struct pci_config_window *cfg)
0023 {
0024     struct device *dev = cfg->parent;
0025     struct tegra194_pcie_ecam *pcie_ecam;
0026
0027     pcie_ecam = devm_kzalloc(dev, sizeof(*pcie_ecam), GFP_KERNEL);
0028     if (!pcie_ecam)
0029         return -ENOMEM;
0030
0031     pcie_ecam->config_base = cfg->win;
0032     pcie_ecam->iatu_base = cfg->win + SZ_256K;
0033     pcie_ecam->dbi_base = cfg->win + SZ_512K;
0034     cfg->priv = pcie_ecam;
0035
0036     return 0;
0037 }
0038
0039 static void atu_reg_write(struct tegra194_pcie_ecam *pcie_ecam, int index,
0040               u32 val, u32 reg)
0041 {
0042     u32 offset = PCIE_ATU_UNROLL_BASE(PCIE_ATU_REGION_DIR_OB, index) +
0043              PCIE_ATU_VIEWPORT_BASE;
0044
0045     writel(val, pcie_ecam->iatu_base + offset + reg);
0046 }
0047
0048 static void program_outbound_atu(struct tegra194_pcie_ecam *pcie_ecam,
0049                  int index, int type, u64 cpu_addr,
0050                  u64 pci_addr, u64 size)
0051 {
0052     atu_reg_write(pcie_ecam, index, lower_32_bits(cpu_addr),
0053               PCIE_ATU_LOWER_BASE);
0054     atu_reg_write(pcie_ecam, index, upper_32_bits(cpu_addr),
0055               PCIE_ATU_UPPER_BASE);
0056     atu_reg_write(pcie_ecam, index, lower_32_bits(pci_addr),
0057               PCIE_ATU_LOWER_TARGET);
0058     atu_reg_write(pcie_ecam, index, lower_32_bits(cpu_addr + size - 1),
0059               PCIE_ATU_LIMIT);
0060     atu_reg_write(pcie_ecam, index, upper_32_bits(pci_addr),
0061               PCIE_ATU_UPPER_TARGET);
0062     atu_reg_write(pcie_ecam, index, type, PCIE_ATU_REGION_CTRL1);
0063     atu_reg_write(pcie_ecam, index, PCIE_ATU_ENABLE, PCIE_ATU_REGION_CTRL2);
0064 }
0065
0066 static void __iomem *tegra194_map_bus(struct pci_bus *bus,
0067                       unsigned int devfn, int where)
0068 {
0069     struct pci_config_window *cfg = bus->sysdata;
0070     struct tegra194_pcie_ecam *pcie_ecam = cfg->priv;
0071     u32 busdev;
0072     int type;
0073
0074     if (bus->number < cfg->busr.start || bus->number > cfg->busr.end)
0075         return NULL;
0076
0077     if (bus->number == cfg->busr.start) {
0078         if (PCI_SLOT(devfn) == 0)
0079             return pcie_ecam->dbi_base + where;
0080         else
0081             return NULL;
0082     }
0083
0084     busdev = PCIE_ATU_BUS(bus->number) | PCIE_ATU_DEV(PCI_SLOT(devfn)) |
0085          PCIE_ATU_FUNC(PCI_FUNC(devfn));
0086
0087     if (bus->parent->number == cfg->busr.start) {
0088         if (PCI_SLOT(devfn) == 0)
0089             type = PCIE_ATU_TYPE_CFG0;
0090         else
0091             return NULL;
0092     } else {
0093         type = PCIE_ATU_TYPE_CFG1;
0094     }
0095
0096     program_outbound_atu(pcie_ecam, 0, type, cfg->res.start, busdev,
0097                  SZ_256K);
0098
0099     return pcie_ecam->config_base + where;
0100 }
0101
0102 const struct pci_ecam_ops tegra194_pcie_ops = {
0103     .init       = tegra194_acpi_init,
0104     .pci_ops    = {
0105         .map_bus    = tegra194_map_bus,
0106         .read       = pci_generic_config_read,
0107         .write      = pci_generic_config_write,
0108     }
0109 };