0001
0002
0003
0004 #ifndef _MLXSW_TXHEADER_H
0005 #define _MLXSW_TXHEADER_H
0006
0007 #define MLXSW_TXHDR_LEN 0x10
0008 #define MLXSW_TXHDR_VERSION_0 0
0009 #define MLXSW_TXHDR_VERSION_1 1
0010
0011 enum {
0012 MLXSW_TXHDR_ETH_CTL,
0013 MLXSW_TXHDR_ETH_DATA,
0014 };
0015
0016 #define MLXSW_TXHDR_PROTO_ETH 1
0017
0018 enum {
0019 MLXSW_TXHDR_ETCLASS_0,
0020 MLXSW_TXHDR_ETCLASS_1,
0021 MLXSW_TXHDR_ETCLASS_2,
0022 MLXSW_TXHDR_ETCLASS_3,
0023 MLXSW_TXHDR_ETCLASS_4,
0024 MLXSW_TXHDR_ETCLASS_5,
0025 MLXSW_TXHDR_ETCLASS_6,
0026 MLXSW_TXHDR_ETCLASS_7,
0027 };
0028
0029 enum {
0030 MLXSW_TXHDR_RDQ_OTHER,
0031 MLXSW_TXHDR_RDQ_EMAD = 0x1f,
0032 };
0033
0034 #define MLXSW_TXHDR_CTCLASS3 0
0035 #define MLXSW_TXHDR_CPU_SIG 0
0036 #define MLXSW_TXHDR_SIG 0xE0E0
0037 #define MLXSW_TXHDR_STCLASS_NONE 0
0038
0039 enum {
0040 MLXSW_TXHDR_NOT_EMAD,
0041 MLXSW_TXHDR_EMAD,
0042 };
0043
0044 enum {
0045 MLXSW_TXHDR_TYPE_DATA,
0046 MLXSW_TXHDR_TYPE_CONTROL = 6,
0047 };
0048
0049 #endif