0001
0002
0003
0004 #ifndef _ICE_CGU_REGS_H_
0005 #define _ICE_CGU_REGS_H_
0006
0007 #define NAC_CGU_DWORD9 0x24
0008 union nac_cgu_dword9 {
0009 struct {
0010 u32 time_ref_freq_sel : 3;
0011 u32 clk_eref1_en : 1;
0012 u32 clk_eref0_en : 1;
0013 u32 time_ref_en : 1;
0014 u32 time_sync_en : 1;
0015 u32 one_pps_out_en : 1;
0016 u32 clk_ref_synce_en : 1;
0017 u32 clk_synce1_en : 1;
0018 u32 clk_synce0_en : 1;
0019 u32 net_clk_ref1_en : 1;
0020 u32 net_clk_ref0_en : 1;
0021 u32 clk_synce1_amp : 2;
0022 u32 misc6 : 1;
0023 u32 clk_synce0_amp : 2;
0024 u32 one_pps_out_amp : 2;
0025 u32 misc24 : 12;
0026 } field;
0027 u32 val;
0028 };
0029
0030 #define NAC_CGU_DWORD19 0x4c
0031 union nac_cgu_dword19 {
0032 struct {
0033 u32 tspll_fbdiv_intgr : 8;
0034 u32 fdpll_ulck_thr : 5;
0035 u32 misc15 : 3;
0036 u32 tspll_ndivratio : 4;
0037 u32 tspll_iref_ndivratio : 3;
0038 u32 misc19 : 1;
0039 u32 japll_ndivratio : 4;
0040 u32 japll_iref_ndivratio : 3;
0041 u32 misc27 : 1;
0042 } field;
0043 u32 val;
0044 };
0045
0046 #define NAC_CGU_DWORD22 0x58
0047 union nac_cgu_dword22 {
0048 struct {
0049 u32 fdpll_frac_div_out_nc : 2;
0050 u32 fdpll_lock_int_for : 1;
0051 u32 synce_hdov_int_for : 1;
0052 u32 synce_lock_int_for : 1;
0053 u32 fdpll_phlead_slip_nc : 1;
0054 u32 fdpll_acc1_ovfl_nc : 1;
0055 u32 fdpll_acc2_ovfl_nc : 1;
0056 u32 synce_status_nc : 6;
0057 u32 fdpll_acc1f_ovfl : 1;
0058 u32 misc18 : 1;
0059 u32 fdpllclk_div : 4;
0060 u32 time1588clk_div : 4;
0061 u32 synceclk_div : 4;
0062 u32 synceclk_sel_div2 : 1;
0063 u32 fdpllclk_sel_div2 : 1;
0064 u32 time1588clk_sel_div2 : 1;
0065 u32 misc3 : 1;
0066 } field;
0067 u32 val;
0068 };
0069
0070 #define NAC_CGU_DWORD24 0x60
0071 union nac_cgu_dword24 {
0072 struct {
0073 u32 tspll_fbdiv_frac : 22;
0074 u32 misc20 : 2;
0075 u32 ts_pll_enable : 1;
0076 u32 time_sync_tspll_align_sel : 1;
0077 u32 ext_synce_sel : 1;
0078 u32 ref1588_ck_div : 4;
0079 u32 time_ref_sel : 1;
0080 } field;
0081 u32 val;
0082 };
0083
0084 #define TSPLL_CNTR_BIST_SETTINGS 0x344
0085 union tspll_cntr_bist_settings {
0086 struct {
0087 u32 i_irefgen_settling_time_cntr_7_0 : 8;
0088 u32 i_irefgen_settling_time_ro_standby_1_0 : 2;
0089 u32 reserved195 : 5;
0090 u32 i_plllock_sel_0 : 1;
0091 u32 i_plllock_sel_1 : 1;
0092 u32 i_plllock_cnt_6_0 : 7;
0093 u32 i_plllock_cnt_10_7 : 4;
0094 u32 reserved200 : 4;
0095 } field;
0096 u32 val;
0097 };
0098
0099 #define TSPLL_RO_BWM_LF 0x370
0100 union tspll_ro_bwm_lf {
0101 struct {
0102 u32 bw_freqov_high_cri_7_0 : 8;
0103 u32 bw_freqov_high_cri_9_8 : 2;
0104 u32 biascaldone_cri : 1;
0105 u32 plllock_gain_tran_cri : 1;
0106 u32 plllock_true_lock_cri : 1;
0107 u32 pllunlock_flag_cri : 1;
0108 u32 afcerr_cri : 1;
0109 u32 afcdone_cri : 1;
0110 u32 feedfwrdgain_cal_cri_7_0 : 8;
0111 u32 m2fbdivmod_cri_7_0 : 8;
0112 } field;
0113 u32 val;
0114 };
0115
0116 #endif
