freescale/enetc/enetc_mdio.c

0001 // SPDX-License-Identifier: (GPL-2.0+ OR BSD-3-Clause)
0002 /* Copyright 2019 NXP */
0003
0004 #include <linux/fsl/enetc_mdio.h>
0005 #include <linux/mdio.h>
0006 #include <linux/of_mdio.h>
0007 #include <linux/iopoll.h>
0008 #include <linux/of.h>
0009
0010 #include "enetc_pf.h"
0011
0012 #define ENETC_MDIO_CFG  0x0 /* MDIO configuration and status */
0013 #define ENETC_MDIO_CTL  0x4 /* MDIO control */
0014 #define ENETC_MDIO_DATA 0x8 /* MDIO data */
0015 #define ENETC_MDIO_ADDR 0xc /* MDIO address */
0016
0017 #define MDIO_CFG_CLKDIV(x)  ((((x) >> 1) & 0xff) << 8)
0018 #define MDIO_CFG_BSY        BIT(0)
0019 #define MDIO_CFG_RD_ER      BIT(1)
0020 #define MDIO_CFG_HOLD(x)    (((x) << 2) & GENMASK(4, 2))
0021 #define MDIO_CFG_ENC45      BIT(6)
0022  /* external MDIO only - driven on neg MDC edge */
0023 #define MDIO_CFG_NEG        BIT(23)
0024
0025 #define ENETC_EMDIO_CFG \
0026     (MDIO_CFG_HOLD(2) | \
0027      MDIO_CFG_CLKDIV(258) | \
0028      MDIO_CFG_NEG)
0029
0030 #define MDIO_CTL_DEV_ADDR(x)    ((x) & 0x1f)
0031 #define MDIO_CTL_PORT_ADDR(x)   (((x) & 0x1f) << 5)
0032 #define MDIO_CTL_READ       BIT(15)
0033
0034 static inline u32 enetc_mdio_rd(struct enetc_mdio_priv *mdio_priv, int off)
0035 {
0036     return enetc_port_rd_mdio(mdio_priv->hw, mdio_priv->mdio_base + off);
0037 }
0038
0039 static inline void enetc_mdio_wr(struct enetc_mdio_priv *mdio_priv, int off,
0040                  u32 val)
0041 {
0042     enetc_port_wr_mdio(mdio_priv->hw, mdio_priv->mdio_base + off, val);
0043 }
0044
0045 static bool enetc_mdio_is_busy(struct enetc_mdio_priv *mdio_priv)
0046 {
0047     return enetc_mdio_rd(mdio_priv, ENETC_MDIO_CFG) & MDIO_CFG_BSY;
0048 }
0049
0050 static int enetc_mdio_wait_complete(struct enetc_mdio_priv *mdio_priv)
0051 {
0052     bool is_busy;
0053
0054     return readx_poll_timeout(enetc_mdio_is_busy, mdio_priv,
0055                   is_busy, !is_busy, 10, 10 * 1000);
0056 }
0057
0058 int enetc_mdio_write(struct mii_bus *bus, int phy_id, int regnum, u16 value)
0059 {
0060     struct enetc_mdio_priv *mdio_priv = bus->priv;
0061     u32 mdio_ctl, mdio_cfg;
0062     u16 dev_addr;
0063     int ret;
0064
0065     mdio_cfg = ENETC_EMDIO_CFG;
0066     if (regnum & MII_ADDR_C45) {
0067         dev_addr = (regnum >> 16) & 0x1f;
0068         mdio_cfg |= MDIO_CFG_ENC45;
0069     } else {
0070         /* clause 22 (ie 1G) */
0071         dev_addr = regnum & 0x1f;
0072         mdio_cfg &= ~MDIO_CFG_ENC45;
0073     }
0074
0075     enetc_mdio_wr(mdio_priv, ENETC_MDIO_CFG, mdio_cfg);
0076
0077     ret = enetc_mdio_wait_complete(mdio_priv);
0078     if (ret)
0079         return ret;
0080
0081     /* set port and dev addr */
0082     mdio_ctl = MDIO_CTL_PORT_ADDR(phy_id) | MDIO_CTL_DEV_ADDR(dev_addr);
0083     enetc_mdio_wr(mdio_priv, ENETC_MDIO_CTL, mdio_ctl);
0084
0085     /* set the register address */
0086     if (regnum & MII_ADDR_C45) {
0087         enetc_mdio_wr(mdio_priv, ENETC_MDIO_ADDR, regnum & 0xffff);
0088
0089         ret = enetc_mdio_wait_complete(mdio_priv);
0090         if (ret)
0091             return ret;
0092     }
0093
0094     /* write the value */
0095     enetc_mdio_wr(mdio_priv, ENETC_MDIO_DATA, value);
0096
0097     ret = enetc_mdio_wait_complete(mdio_priv);
0098     if (ret)
0099         return ret;
0100
0101     return 0;
0102 }
0103 EXPORT_SYMBOL_GPL(enetc_mdio_write);
0104
0105 int enetc_mdio_read(struct mii_bus *bus, int phy_id, int regnum)
0106 {
0107     struct enetc_mdio_priv *mdio_priv = bus->priv;
0108     u32 mdio_ctl, mdio_cfg;
0109     u16 dev_addr, value;
0110     int ret;
0111
0112     mdio_cfg = ENETC_EMDIO_CFG;
0113     if (regnum & MII_ADDR_C45) {
0114         dev_addr = (regnum >> 16) & 0x1f;
0115         mdio_cfg |= MDIO_CFG_ENC45;
0116     } else {
0117         dev_addr = regnum & 0x1f;
0118         mdio_cfg &= ~MDIO_CFG_ENC45;
0119     }
0120
0121     enetc_mdio_wr(mdio_priv, ENETC_MDIO_CFG, mdio_cfg);
0122
0123     ret = enetc_mdio_wait_complete(mdio_priv);
0124     if (ret)
0125         return ret;
0126
0127     /* set port and device addr */
0128     mdio_ctl = MDIO_CTL_PORT_ADDR(phy_id) | MDIO_CTL_DEV_ADDR(dev_addr);
0129     enetc_mdio_wr(mdio_priv, ENETC_MDIO_CTL, mdio_ctl);
0130
0131     /* set the register address */
0132     if (regnum & MII_ADDR_C45) {
0133         enetc_mdio_wr(mdio_priv, ENETC_MDIO_ADDR, regnum & 0xffff);
0134
0135         ret = enetc_mdio_wait_complete(mdio_priv);
0136         if (ret)
0137             return ret;
0138     }
0139
0140     /* initiate the read */
0141     enetc_mdio_wr(mdio_priv, ENETC_MDIO_CTL, mdio_ctl | MDIO_CTL_READ);
0142
0143     ret = enetc_mdio_wait_complete(mdio_priv);
0144     if (ret)
0145         return ret;
0146
0147     /* return all Fs if nothing was there */
0148     if (enetc_mdio_rd(mdio_priv, ENETC_MDIO_CFG) & MDIO_CFG_RD_ER) {
0149         dev_dbg(&bus->dev,
0150             "Error while reading PHY%d reg at %d.%d\n",
0151             phy_id, dev_addr, regnum);
0152         return 0xffff;
0153     }
0154
0155     value = enetc_mdio_rd(mdio_priv, ENETC_MDIO_DATA) & 0xffff;
0156
0157     return value;
0158 }
0159 EXPORT_SYMBOL_GPL(enetc_mdio_read);
0160
0161 struct enetc_hw *enetc_hw_alloc(struct device *dev, void __iomem *port_regs)
0162 {
0163     struct enetc_hw *hw;
0164
0165     hw = devm_kzalloc(dev, sizeof(*hw), GFP_KERNEL);
0166     if (!hw)
0167         return ERR_PTR(-ENOMEM);
0168
0169     hw->port = port_regs;
0170
0171     return hw;
0172 }
0173 EXPORT_SYMBOL_GPL(enetc_hw_alloc);
0174
0175 /* Lock for MDIO access errata on LS1028A */
0176 DEFINE_RWLOCK(enetc_mdio_lock);
0177 EXPORT_SYMBOL_GPL(enetc_mdio_lock);