OSCL-LXR linux-6.0.1/​drivers/​misc/​habanalabs/​include/​goya/​asic_reg/​tpc0_eml_cfg_masks.h	Source navigation Diff markup Identifier search General search
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 #ifndef ASIC_REG_TPC0_EML_CFG_MASKS_H_
 #define ASIC_REG_TPC0_EML_CFG_MASKS_H_
 
 /*
  *****************************************
  *   TPC0_EML_CFG (Prototype: TPC_EML_CFG)
  *****************************************
  */
 
 /* TPC0_EML_CFG_DBG_CNT */
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 /* TPC0_EML_CFG_DBG_SPDATA_COUNT */
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 #define TPC0_EML_CFG_DBG_SPDATA_COUNT_COUNT_MASK                     0xFF
 
 /* TPC0_EML_CFG_DBG_SPDATA_COUNT_MATCH */
 #define TPC0_EML_CFG_DBG_SPDATA_COUNT_MATCH_MATCH_SHIFT              0
 #define TPC0_EML_CFG_DBG_SPDATA_COUNT_MATCH_MATCH_MASK               0xFF
 
 /* TPC0_EML_CFG_DBG_SPDATA_EN */
 #define TPC0_EML_CFG_DBG_SPDATA_EN_ENABLE0_SHIFT                     0
 #define TPC0_EML_CFG_DBG_SPDATA_EN_ENABLE0_MASK                      0x1
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 #define TPC0_EML_CFG_DBG_SPDATA_EN_ENABLE1_MASK                      0x2
 #define TPC0_EML_CFG_DBG_SPDATA_EN_RW_N0_SHIFT                       2
 #define TPC0_EML_CFG_DBG_SPDATA_EN_RW_N0_MASK                        0x4
 #define TPC0_EML_CFG_DBG_SPDATA_EN_RW_N1_SHIFT                       3
 #define TPC0_EML_CFG_DBG_SPDATA_EN_RW_N1_MASK                        0x8
 
 /* TPC0_EML_CFG_DBG_AXIHBWDATA */
 #define TPC0_EML_CFG_DBG_AXIHBWDATA_DATA_SHIFT                       0
 #define TPC0_EML_CFG_DBG_AXIHBWDATA_DATA_MASK                        0xFFFFFFFF
 
 /* TPC0_EML_CFG_DBG_AXIHBWDATA_COUNT */
 #define TPC0_EML_CFG_DBG_AXIHBWDATA_COUNT_COUNT_SHIFT                0
 #define TPC0_EML_CFG_DBG_AXIHBWDATA_COUNT_COUNT_MASK                 0xFF
 
 /* TPC0_EML_CFG_DBG_AXIHBWDAT_COUNT_MATCH */
 #define TPC0_EML_CFG_DBG_AXIHBWDAT_COUNT_MATCH_COUNT_SHIFT           0
 #define TPC0_EML_CFG_DBG_AXIHBWDAT_COUNT_MATCH_COUNT_MASK            0xFF
 
 /* TPC0_EML_CFG_DBG_AXIHBWDATA_EN */
 #define TPC0_EML_CFG_DBG_AXIHBWDATA_EN_ENABLE_SHIFT                  0
 #define TPC0_EML_CFG_DBG_AXIHBWDATA_EN_ENABLE_MASK                   0x1
 #define TPC0_EML_CFG_DBG_AXIHBWDATA_EN_RW_N_SHIFT                    1
 #define TPC0_EML_CFG_DBG_AXIHBWDATA_EN_RW_N_MASK                     0x2
 
 /* TPC0_EML_CFG_DBG_AXILBWDATA */
 #define TPC0_EML_CFG_DBG_AXILBWDATA_DATA_SHIFT                       0
 #define TPC0_EML_CFG_DBG_AXILBWDATA_DATA_MASK                        0xFFFFFFFF
 
 /* TPC0_EML_CFG_DBG_AXILBWDATA_COUNT */
 #define TPC0_EML_CFG_DBG_AXILBWDATA_COUNT_COUNT_SHIFT                0
 #define TPC0_EML_CFG_DBG_AXILBWDATA_COUNT_COUNT_MASK                 0xFF
 
 /* TPC0_EML_CFG_DBG_AXILBWDAT_COUNT_MATCH */
 #define TPC0_EML_CFG_DBG_AXILBWDAT_COUNT_MATCH_MATCH_SHIFT           0
 #define TPC0_EML_CFG_DBG_AXILBWDAT_COUNT_MATCH_MATCH_MASK            0xFF
 
 /* TPC0_EML_CFG_DBG_AXILBWDATA_EN */
 #define TPC0_EML_CFG_DBG_AXILBWDATA_EN_ENABLE_SHIFT                  0
 #define TPC0_EML_CFG_DBG_AXILBWDATA_EN_ENABLE_MASK                   0x1
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 #define TPC0_EML_CFG_DBG_AXILBWDATA_EN_RW_N_MASK                     0x2
 
 /* TPC0_EML_CFG_DBG_D0_PC */
 #define TPC0_EML_CFG_DBG_D0_PC_PC_SHIFT                              0
 #define TPC0_EML_CFG_DBG_D0_PC_PC_MASK                               0xFFFFFFFF
 
 /* TPC0_EML_CFG_RTTCONFIG */
 #define TPC0_EML_CFG_RTTCONFIG_TR_EN_SHIFT                           0
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 #define TPC0_EML_CFG_RTTCONFIG_PRIO_SHIFT                            1
 #define TPC0_EML_CFG_RTTCONFIG_PRIO_MASK                             0x2
 
 /* TPC0_EML_CFG_RTTPREDICATE */
 #define TPC0_EML_CFG_RTTPREDICATE_TR_EN_SHIFT                        0
 #define TPC0_EML_CFG_RTTPREDICATE_TR_EN_MASK                         0x1
 #define TPC0_EML_CFG_RTTPREDICATE_GEN_SHIFT                          1
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 #define TPC0_EML_CFG_RTTPREDICATE_SPRF_MASK_MASK                     0xFFFF0000
 
 /* TPC0_EML_CFG_RTTPREDICATE_INTV */
 #define TPC0_EML_CFG_RTTPREDICATE_INTV_INTERVAL_SHIFT                0
 #define TPC0_EML_CFG_RTTPREDICATE_INTV_INTERVAL_MASK                 0xFFFFFFFF
 
 /* TPC0_EML_CFG_RTTTS */
 #define TPC0_EML_CFG_RTTTS_TR_EN_SHIFT                               0
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 /* TPC0_EML_CFG_RTTTS_INTV */
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 #define TPC0_EML_CFG_RTTTS_INTV_INTERVAL_MASK                        0xFFFFFFFF
 
 /* TPC0_EML_CFG_DBG_INST_INSERT */
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 /* TPC0_EML_CFG_DBG_INST_INSERT_CTL */
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 #endif /* ASIC_REG_TPC0_EML_CFG_MASKS_H_ */

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