OSCL-LXR linux-6.0.1/​drivers/​misc/​habanalabs/​include/​goya/​asic_reg/​dma_ch_0_masks.h	Source navigation Diff markup Identifier search General search
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 #ifndef ASIC_REG_DMA_CH_0_MASKS_H_
 #define ASIC_REG_DMA_CH_0_MASKS_H_
 
 /*
  *****************************************
  *   DMA_CH_0 (Prototype: DMA_CH)
  *****************************************
  */
 
 /* DMA_CH_0_CFG0 */
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 /* DMA_CH_0_CFG1 */
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 /* DMA_CH_0_ERRMSG_ADDR_LO */
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 /* DMA_CH_0_ERRMSG_ADDR_HI */
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 /* DMA_CH_0_ERRMSG_WDATA */
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 /* DMA_CH_0_RD_COMP_ADDR_LO */
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 /* DMA_CH_0_RD_COMP_ADDR_HI */
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 /* DMA_CH_0_RD_COMP_WDATA */
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 /* DMA_CH_0_WR_COMP_ADDR_LO */
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 /* DMA_CH_0_WR_COMP_ADDR_HI */
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 /* DMA_CH_0_WR_COMP_WDATA */
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 /* DMA_CH_0_LDMA_SRC_ADDR_LO */
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 /* DMA_CH_0_LDMA_SRC_ADDR_HI */
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 /* DMA_CH_0_LDMA_DST_ADDR_LO */
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 /* DMA_CH_0_LDMA_DST_ADDR_HI */
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 /* DMA_CH_0_LDMA_TSIZE */
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 /* DMA_CH_0_COMIT_TRANSFER */
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 /* DMA_CH_0_STS0 */
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 /* DMA_CH_0_STS2 */
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 /* DMA_CH_0_STS3 */
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 /* DMA_CH_0_STS4 */
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 /* DMA_CH_0_SRC_ADDR_LO_STS */
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 /* DMA_CH_0_SRC_ADDR_HI_STS */
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 /* DMA_CH_0_SRC_TSIZE_STS */
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 /* DMA_CH_0_DST_ADDR_LO_STS */
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 /* DMA_CH_0_DST_ADDR_HI_STS */
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 /* DMA_CH_0_DST_TSIZE_STS */
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 /* DMA_CH_0_RD_RATE_LIM_EN */
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 /* DMA_CH_0_RD_RATE_LIM_TOUT */
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 /* DMA_CH_0_WR_RATE_LIM_SAT */
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 /* DMA_CH_0_TDMA_SRC_ROI_BASE_0 */
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 /* DMA_CH_0_TDMA_SRC_ROI_SIZE_0 */
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 /* DMA_CH_0_TDMA_SRC_START_OFFSET_0 */
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 /* DMA_CH_0_TDMA_SRC_STRIDE_0 */
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 /* DMA_CH_0_TDMA_SRC_ROI_SIZE_1 */
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 /* DMA_CH_0_TDMA_SRC_STRIDE_1 */
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 /* DMA_CH_0_TDMA_SRC_ROI_SIZE_2 */
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 /* DMA_CH_0_TDMA_SRC_VALID_ELEMENTS_2 */
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 /* DMA_CH_0_TDMA_SRC_START_OFFSET_2 */
 #define DMA_CH_0_TDMA_SRC_START_OFFSET_2_VAL_SHIFT                   0
 #define DMA_CH_0_TDMA_SRC_START_OFFSET_2_VAL_MASK                    0xFFFFFFFF
 
 /* DMA_CH_0_TDMA_SRC_STRIDE_2 */
 #define DMA_CH_0_TDMA_SRC_STRIDE_2_VAL_SHIFT                         0
 #define DMA_CH_0_TDMA_SRC_STRIDE_2_VAL_MASK                          0xFFFFFFFF
 
 /* DMA_CH_0_TDMA_SRC_ROI_BASE_3 */
 #define DMA_CH_0_TDMA_SRC_ROI_BASE_3_VAL_SHIFT                       0
 #define DMA_CH_0_TDMA_SRC_ROI_BASE_3_VAL_MASK                        0xFFFFFFFF
 
 /* DMA_CH_0_TDMA_SRC_ROI_SIZE_3 */
 #define DMA_CH_0_TDMA_SRC_ROI_SIZE_3_VAL_SHIFT                       0
 #define DMA_CH_0_TDMA_SRC_ROI_SIZE_3_VAL_MASK                        0xFFFFFFFF
 
 /* DMA_CH_0_TDMA_SRC_VALID_ELEMENTS_3 */
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 /* DMA_CH_0_TDMA_SRC_START_OFFSET_3 */
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 /* DMA_CH_0_TDMA_SRC_STRIDE_3 */
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 /* DMA_CH_0_TDMA_SRC_ROI_BASE_4 */
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 /* DMA_CH_0_TDMA_SRC_ROI_SIZE_4 */
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 /* DMA_CH_0_TDMA_SRC_VALID_ELEMENTS_4 */
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 /* DMA_CH_0_TDMA_SRC_START_OFFSET_4 */
 #define DMA_CH_0_TDMA_SRC_START_OFFSET_4_VAL_SHIFT                   0
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 /* DMA_CH_0_TDMA_SRC_STRIDE_4 */
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 /* DMA_CH_0_TDMA_DST_BASE_ADDR_LO */
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 /* DMA_CH_0_TDMA_DST_BASE_ADDR_HI */
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 /* DMA_CH_0_TDMA_DST_ROI_BASE_0 */
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 /* DMA_CH_0_TDMA_DST_ROI_SIZE_0 */
 #define DMA_CH_0_TDMA_DST_ROI_SIZE_0_VAL_SHIFT                       0
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 /* DMA_CH_0_TDMA_DST_VALID_ELEMENTS_0 */
 #define DMA_CH_0_TDMA_DST_VALID_ELEMENTS_0_VAL_SHIFT                 0
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 /* DMA_CH_0_TDMA_DST_START_OFFSET_0 */
 #define DMA_CH_0_TDMA_DST_START_OFFSET_0_VAL_SHIFT                   0
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 /* DMA_CH_0_TDMA_DST_STRIDE_0 */
 #define DMA_CH_0_TDMA_DST_STRIDE_0_VAL_SHIFT                         0
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 /* DMA_CH_0_TDMA_DST_ROI_BASE_1 */
 #define DMA_CH_0_TDMA_DST_ROI_BASE_1_VAL_SHIFT                       0
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 /* DMA_CH_0_TDMA_DST_ROI_SIZE_1 */
 #define DMA_CH_0_TDMA_DST_ROI_SIZE_1_VAL_SHIFT                       0
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 /* DMA_CH_0_TDMA_DST_VALID_ELEMENTS_1 */
 #define DMA_CH_0_TDMA_DST_VALID_ELEMENTS_1_VAL_SHIFT                 0
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 /* DMA_CH_0_TDMA_DST_START_OFFSET_1 */
 #define DMA_CH_0_TDMA_DST_START_OFFSET_1_VAL_SHIFT                   0
 #define DMA_CH_0_TDMA_DST_START_OFFSET_1_VAL_MASK                    0xFFFFFFFF
 
 /* DMA_CH_0_TDMA_DST_STRIDE_1 */
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 /* DMA_CH_0_TDMA_DST_ROI_BASE_2 */
 #define DMA_CH_0_TDMA_DST_ROI_BASE_2_VAL_SHIFT                       0
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 /* DMA_CH_0_TDMA_DST_ROI_SIZE_2 */
 #define DMA_CH_0_TDMA_DST_ROI_SIZE_2_VAL_SHIFT                       0
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 /* DMA_CH_0_TDMA_DST_VALID_ELEMENTS_2 */
 #define DMA_CH_0_TDMA_DST_VALID_ELEMENTS_2_VAL_SHIFT                 0
 #define DMA_CH_0_TDMA_DST_VALID_ELEMENTS_2_VAL_MASK                  0xFFFFFFFF
 
 /* DMA_CH_0_TDMA_DST_START_OFFSET_2 */
 #define DMA_CH_0_TDMA_DST_START_OFFSET_2_VAL_SHIFT                   0
 #define DMA_CH_0_TDMA_DST_START_OFFSET_2_VAL_MASK                    0xFFFFFFFF
 
 /* DMA_CH_0_TDMA_DST_STRIDE_2 */
 #define DMA_CH_0_TDMA_DST_STRIDE_2_VAL_SHIFT                         0
 #define DMA_CH_0_TDMA_DST_STRIDE_2_VAL_MASK                          0xFFFFFFFF
 
 /* DMA_CH_0_TDMA_DST_ROI_BASE_3 */
 #define DMA_CH_0_TDMA_DST_ROI_BASE_3_VAL_SHIFT                       0
 #define DMA_CH_0_TDMA_DST_ROI_BASE_3_VAL_MASK                        0xFFFFFFFF
 
 /* DMA_CH_0_TDMA_DST_ROI_SIZE_3 */
 #define DMA_CH_0_TDMA_DST_ROI_SIZE_3_VAL_SHIFT                       0
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 /* DMA_CH_0_TDMA_DST_VALID_ELEMENTS_3 */
 #define DMA_CH_0_TDMA_DST_VALID_ELEMENTS_3_VAL_SHIFT                 0
 #define DMA_CH_0_TDMA_DST_VALID_ELEMENTS_3_VAL_MASK                  0xFFFFFFFF
 
 /* DMA_CH_0_TDMA_DST_START_OFFSET_3 */
 #define DMA_CH_0_TDMA_DST_START_OFFSET_3_VAL_SHIFT                   0
 #define DMA_CH_0_TDMA_DST_START_OFFSET_3_VAL_MASK                    0xFFFFFFFF
 
 /* DMA_CH_0_TDMA_DST_STRIDE_3 */
 #define DMA_CH_0_TDMA_DST_STRIDE_3_VAL_SHIFT                         0
 #define DMA_CH_0_TDMA_DST_STRIDE_3_VAL_MASK                          0xFFFFFFFF
 
 /* DMA_CH_0_TDMA_DST_ROI_BASE_4 */
 #define DMA_CH_0_TDMA_DST_ROI_BASE_4_VAL_SHIFT                       0
 #define DMA_CH_0_TDMA_DST_ROI_BASE_4_VAL_MASK                        0xFFFFFFFF
 
 /* DMA_CH_0_TDMA_DST_ROI_SIZE_4 */
 #define DMA_CH_0_TDMA_DST_ROI_SIZE_4_VAL_SHIFT                       0
 #define DMA_CH_0_TDMA_DST_ROI_SIZE_4_VAL_MASK                        0xFFFFFFFF
 
 /* DMA_CH_0_TDMA_DST_VALID_ELEMENTS_4 */
 #define DMA_CH_0_TDMA_DST_VALID_ELEMENTS_4_VAL_SHIFT                 0
 #define DMA_CH_0_TDMA_DST_VALID_ELEMENTS_4_VAL_MASK                  0xFFFFFFFF
 
 /* DMA_CH_0_TDMA_DST_START_OFFSET_4 */
 #define DMA_CH_0_TDMA_DST_START_OFFSET_4_VAL_SHIFT                   0
 #define DMA_CH_0_TDMA_DST_START_OFFSET_4_VAL_MASK                    0xFFFFFFFF
 
 /* DMA_CH_0_TDMA_DST_STRIDE_4 */
 #define DMA_CH_0_TDMA_DST_STRIDE_4_VAL_SHIFT                         0
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 /* DMA_CH_0_MEM_INIT_BUSY */
 #define DMA_CH_0_MEM_INIT_BUSY_SBC_DATA_SHIFT                        0
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 #endif /* ASIC_REG_DMA_CH_0_MASKS_H_ */

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