OSCL-LXR |
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0001 /* SPDX-License-Identifier: GPL-2.0-or-later */ 0002 /* 0003 * Driver for the Conexant CX25821 PCIe bridge 0004 * 0005 * Copyright (C) 2009 Conexant Systems Inc. 0006 * Authors <shu.lin@conexant.com>, <hiep.huynh@conexant.com> 0007 */ 0008 0009 #ifndef __CX25821_REGISTERS__ 0010 #define __CX25821_REGISTERS__ 0011 0012 /* Risc Instructions */ 0013 #define RISC_CNT_INC 0x00010000 0014 #define RISC_CNT_RESET 0x00030000 0015 #define RISC_IRQ1 0x01000000 0016 #define RISC_IRQ2 0x02000000 0017 #define RISC_EOL 0x04000000 0018 #define RISC_SOL 0x08000000 0019 #define RISC_WRITE 0x10000000 0020 #define RISC_SKIP 0x20000000 0021 #define RISC_JUMP 0x70000000 0022 #define RISC_SYNC 0x80000000 0023 #define RISC_RESYNC 0x80008000 0024 #define RISC_READ 0x90000000 0025 #define RISC_WRITERM 0xB0000000 0026 #define RISC_WRITECM 0xC0000000 0027 #define RISC_WRITECR 0xD0000000 0028 #define RISC_WRITEC 0x50000000 0029 #define RISC_READC 0xA0000000 0030 0031 #define RISC_SYNC_ODD 0x00000000 0032 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0588 0589 /* ***************************************************************************** */ 0590 #define DMA5_PTR1 0x100010 /* DMA Current Ptr : Ch#5 */ 0591 0592 /* ***************************************************************************** */ 0593 #define DMA6_PTR1 0x100014 /* DMA Current Ptr : Ch#6 */ 0594 0595 /* ***************************************************************************** */ 0596 #define DMA7_PTR1 0x100018 /* DMA Current Ptr : Ch#7 */ 0597 0598 /* ***************************************************************************** */ 0599 #define DMA8_PTR1 0x10001C /* DMA Current Ptr : Ch#8 */ 0600 0601 /* ***************************************************************************** */ 0602 #define DMA9_PTR1 0x100020 /* DMA Current Ptr : Ch#9 */ 0603 0604 /* ***************************************************************************** */ 0605 #define DMA10_PTR1 0x100024 /* DMA Current Ptr : Ch#10 */ 0606 0607 /* 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: Limit high word */ 0902 0903 /* ***************************************************************************** */ 0904 #define GP0_IO 0x110010 /* GPIO output enables data I/O */ 0905 #define FLD_GP_OE 0x00FF0000 /* GPIO: GP_OE output enable */ 0906 #define FLD_GP_IN 0x0000FF00 /* GPIO: GP_IN status */ 0907 #define FLD_GP_OUT 0x000000FF /* GPIO: GP_OUT control */ 0908 0909 /* ***************************************************************************** */ 0910 #define GPIO_ISM 0x110014 /* GPIO interrupt sensitivity mode */ 0911 #define FLD_GP_ISM_SNS 0x00000070 0912 #define FLD_GP_ISM_POL 0x00000007 0913 0914 /* ***************************************************************************** */ 0915 #define SOFT_RESET 0x11001C /* Output system reset reg */ 0916 #define FLD_PECOS_SOFT_RESET 0x00000001 0917 0918 /* ***************************************************************************** */ 0919 #define MC416_RWD 0x110020 /* MC416 GPIO[18:3] pin */ 0920 #define MC416_OEN 0x110024 /* Output enable of GPIO[18:3] */ 0921 #define MC416_CTL 0x110028 0922 0923 /* ***************************************************************************** */ 0924 #define ALT_PIN_OUT_SEL 0x11002C /* Alternate GPIO output select */ 0925 0926 #define FLD_ALT_GPIO_OUT_SEL 0xF0000000 0927 /* 0 Disabled <-- default */ 0928 /* 1 GPIO[0] */ 0929 /* 2 GPIO[10] */ 0930 /* 3 VIP_656_DATA_VAL */ 0931 /* 4 VIP_656_DATA[0] */ 0932 /* 5 VIP_656_CLK */ 0933 /* 6 VIP_656_DATA_EXT[1] */ 0934 /* 7 VIP_656_DATA_EXT[0] */ 0935 /* 8 ATT_IF */ 0936 0937 #define FLD_AUX_PLL_CLK_ALT_SEL 0x0F000000 0938 /* 0 AUX_PLL_CLK<-- default */ 0939 /* 1 GPIO[2] */ 0940 /* 2 GPIO[10] */ 0941 /* 3 VIP_656_DATA_VAL */ 0942 /* 4 VIP_656_DATA[0] */ 0943 /* 5 VIP_656_CLK */ 0944 /* 6 VIP_656_DATA_EXT[1] */ 0945 /* 7 VIP_656_DATA_EXT[0] */ 0946 0947 #define FLD_IR_TX_ALT_SEL 0x00F00000 0948 /* 0 IR_TX <-- default */ 0949 /* 1 GPIO[1] */ 0950 /* 2 GPIO[10] */ 0951 /* 3 VIP_656_DATA_VAL */ 0952 /* 4 VIP_656_DATA[0] */ 0953 /* 5 VIP_656_CLK */ 0954 /* 6 VIP_656_DATA_EXT[1] */ 0955 /* 7 VIP_656_DATA_EXT[0] */ 0956 0957 #define FLD_IR_RX_ALT_SEL 0x000F0000 0958 /* 0 IR_RX <-- default */ 0959 /* 1 GPIO[0] */ 0960 /* 2 GPIO[10] */ 0961 /* 3 VIP_656_DATA_VAL */ 0962 /* 4 VIP_656_DATA[0] */ 0963 /* 5 VIP_656_CLK */ 0964 /* 6 VIP_656_DATA_EXT[1] */ 0965 /* 7 VIP_656_DATA_EXT[0] */ 0966 0967 #define FLD_GPIO10_ALT_SEL 0x0000F000 0968 /* 0 GPIO[10] <-- default */ 0969 /* 1 GPIO[0] */ 0970 /* 2 GPIO[10] */ 0971 /* 3 VIP_656_DATA_VAL */ 0972 /* 4 VIP_656_DATA[0] */ 0973 /* 5 VIP_656_CLK */ 0974 /* 6 VIP_656_DATA_EXT[1] */ 0975 /* 7 VIP_656_DATA_EXT[0] */ 0976 0977 #define FLD_GPIO2_ALT_SEL 0x00000F00 0978 /* 0 GPIO[2] <-- default */ 0979 /* 1 GPIO[1] */ 0980 /* 2 GPIO[10] */ 0981 /* 3 VIP_656_DATA_VAL */ 0982 /* 4 VIP_656_DATA[0] */ 0983 /* 5 VIP_656_CLK */ 0984 /* 6 VIP_656_DATA_EXT[1] */ 0985 /* 7 VIP_656_DATA_EXT[0] */ 0986 0987 #define FLD_GPIO1_ALT_SEL 0x000000F0 0988 /* 0 GPIO[1] <-- default */ 0989 /* 1 GPIO[0] */ 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default */ 1028 /* 1 IR_RX */ 1029 /* 2 IR_TX */ 1030 /* 3 AUX_PLL_CLK */ 1031 /* 4 IF_ATT_SEL */ 1032 1033 #define FLD_GPIO0_ALT_IN_SEL 0x0000000F 1034 /* 0 GPIO[0] <-- default */ 1035 /* 1 IR_RX */ 1036 /* 2 IR_TX */ 1037 /* 3 AUX_PLL_CLK */ 1038 /* 4 IF_ATT_SEL */ 1039 1040 /* ***************************************************************************** */ 1041 #define TEST_BUS_CTL1 0x110040 /* Test bus control register #1 */ 1042 1043 /* ***************************************************************************** */ 1044 #define TEST_BUS_CTL2 0x110044 /* Test bus control register #2 */ 1045 1046 /* ***************************************************************************** */ 1047 #define CLK_DELAY 0x110048 /* Clock delay */ 1048 #define FLD_MOE_CLK_DIS 0x80000000 /* Disable MoE clock */ 1049 1050 /* ***************************************************************************** */ 1051 #define PAD_CTRL 0x110068 /* Pad drive strength control */ 1052 1053 /* ***************************************************************************** */ 1054 #define MBIST_CTRL 0x110050 /* SRAM memory built-in self test control */ 1055 1056 /* ***************************************************************************** */ 1057 #define MBIST_STAT 0x110054 /* SRAM memory built-in self test status */ 1058 1059 /* ***************************************************************************** */ 1060 /* PLL registers */ 1061 /* ***************************************************************************** */ 1062 #define PLL_A_INT_FRAC 0x110088 1063 #define PLL_A_POST_STAT_BIST 0x11008C 1064 #define PLL_B_INT_FRAC 0x110090 1065 #define PLL_B_POST_STAT_BIST 0x110094 1066 #define PLL_C_INT_FRAC 0x110098 1067 #define PLL_C_POST_STAT_BIST 0x11009C 1068 #define PLL_D_INT_FRAC 0x1100A0 1069 #define PLL_D_POST_STAT_BIST 0x1100A4 1070 1071 #define CLK_RST 0x11002C 1072 #define FLD_VID_I_CLK_NOE 0x00001000 1073 #define FLD_VID_J_CLK_NOE 0x00002000 1074 #define FLD_USE_ALT_PLL_REF 0x00004000 1075 1076 #define VID_CH_MODE_SEL 0x110078 1077 #define VID_CH_CLK_SEL 0x11007C 1078 1079 /* ***************************************************************************** */ 1080 #define VBI_A_DMA 0x130008 /* VBI A DMA data port */ 1081 1082 /* ***************************************************************************** */ 1083 #define VID_A_VIP_CTL 0x130080 /* Video A VIP format control */ 1084 #define FLD_VIP_MODE 0x00000001 1085 1086 /* ***************************************************************************** */ 1087 #define VID_A_PIXEL_FRMT 0x130084 /* Video A pixel format */ 1088 #define FLD_VID_A_GAMMA_DIS 0x00000008 1089 #define FLD_VID_A_FORMAT 0x00000007 1090 #define FLD_VID_A_GAMMA_FACTOR 0x00000010 1091 1092 /* ***************************************************************************** */ 1093 #define VID_A_VBI_CTL 0x130088 /* Video A VBI miscellaneous control */ 1094 #define FLD_VID_A_VIP_EXT 0x00000003 1095 1096 /* ***************************************************************************** */ 1097 #define VID_B_DMA 0x130100 /* Video B DMA data port */ 1098 1099 /* ***************************************************************************** */ 1100 #define VBI_B_DMA 0x130108 /* VBI B DMA data port */ 1101 1102 /* ***************************************************************************** */ 1103 #define VID_B_SRC_SEL 0x130144 /* Video B source select */ 1104 #define FLD_VID_B_SRC_SEL 0x00000000 1105 1106 /* ***************************************************************************** */ 1107 #define VID_B_LNGTH 0x130150 /* Video B line length */ 1108 #define FLD_VID_B_LN_LNGTH 0x00000FFF 1109 1110 /* ***************************************************************************** */ 1111 #define VID_B_VIP_CTL 0x130180 /* Video B VIP format control */ 1112 1113 /* ***************************************************************************** */ 1114 #define VID_B_PIXEL_FRMT 0x130184 /* Video B pixel format */ 1115 #define FLD_VID_B_GAMMA_DIS 0x00000008 1116 #define FLD_VID_B_FORMAT 0x00000007 1117 #define FLD_VID_B_GAMMA_FACTOR 0x00000010 1118 1119 /* ***************************************************************************** */ 1120 #define VID_C_DMA 0x130200 /* Video C DMA data port */ 1121 1122 /* ***************************************************************************** */ 1123 #define VID_C_LNGTH 0x130250 /* Video C line length */ 1124 #define FLD_VID_C_LN_LNGTH 0x00000FFF 1125 1126 /* ***************************************************************************** */ 1127 /* Video Destination Channels */ 1128 /* ***************************************************************************** */ 1129 1130 #define VID_DST_A_GPCNT 0x130020 /* Video A general purpose counter */ 1131 #define VID_DST_B_GPCNT 0x130120 /* Video B general purpose counter */ 1132 #define VID_DST_C_GPCNT 0x130220 /* Video C general purpose counter */ 1133 #define VID_DST_D_GPCNT 0x130320 /* Video D general purpose counter */ 1134 #define VID_DST_E_GPCNT 0x130420 /* Video E general purpose counter */ 1135 #define VID_DST_F_GPCNT 0x130520 /* Video F general purpose counter */ 1136 #define VID_DST_G_GPCNT 0x130620 /* Video G general purpose counter */ 1137 #define VID_DST_H_GPCNT 0x130720 /* Video H general purpose counter */ 1138 1139 /* ***************************************************************************** */ 1140 1141 #define VID_DST_A_GPCNT_CTL 0x130030 /* Video A general purpose control */ 1142 #define VID_DST_B_GPCNT_CTL 0x130130 /* Video B general purpose control */ 1143 #define VID_DST_C_GPCNT_CTL 0x130230 /* Video C general purpose control */ 1144 #define VID_DST_D_GPCNT_CTL 0x130330 /* Video D general purpose control */ 1145 #define VID_DST_E_GPCNT_CTL 0x130430 /* Video E general purpose control */ 1146 #define VID_DST_F_GPCNT_CTL 0x130530 /* Video F general purpose control */ 1147 #define VID_DST_G_GPCNT_CTL 0x130630 /* Video G general purpose control */ 1148 #define VID_DST_H_GPCNT_CTL 0x130730 /* Video H general purpose control */ 1149 1150 /* ***************************************************************************** */ 1151 1152 #define VID_DST_A_DMA_CTL 0x130040 /* Video A DMA control */ 1153 #define VID_DST_B_DMA_CTL 0x130140 /* Video B DMA control */ 1154 #define VID_DST_C_DMA_CTL 0x130240 /* Video C DMA control */ 1155 #define VID_DST_D_DMA_CTL 0x130340 /* Video D DMA control */ 1156 #define VID_DST_E_DMA_CTL 0x130440 /* Video E DMA control */ 1157 #define VID_DST_F_DMA_CTL 0x130540 /* Video F DMA control */ 1158 #define VID_DST_G_DMA_CTL 0x130640 /* Video G DMA control */ 1159 #define VID_DST_H_DMA_CTL 0x130740 /* Video H DMA control */ 1160 1161 #define FLD_VID_RISC_EN 0x00000010 1162 #define FLD_VID_FIFO_EN 0x00000001 1163 1164 /* ***************************************************************************** */ 1165 1166 #define VID_DST_A_VIP_CTL 0x130080 /* Video A VIP control */ 1167 #define VID_DST_B_VIP_CTL 0x130180 /* Video B VIP control */ 1168 #define VID_DST_C_VIP_CTL 0x130280 /* Video C VIP control */ 1169 #define VID_DST_D_VIP_CTL 0x130380 /* Video D VIP control */ 1170 #define VID_DST_E_VIP_CTL 0x130480 /* Video E VIP control */ 1171 #define VID_DST_F_VIP_CTL 0x130580 /* Video F VIP control */ 1172 #define VID_DST_G_VIP_CTL 0x130680 /* Video G VIP control */ 1173 #define VID_DST_H_VIP_CTL 0x130780 /* Video H VIP control */ 1174 1175 /* ***************************************************************************** */ 1176 1177 #define VID_DST_A_PIX_FRMT 0x130084 /* Video A Pixel format */ 1178 #define VID_DST_B_PIX_FRMT 0x130184 /* Video B Pixel format */ 1179 #define VID_DST_C_PIX_FRMT 0x130284 /* Video C Pixel format */ 1180 #define VID_DST_D_PIX_FRMT 0x130384 /* Video D Pixel format */ 1181 #define VID_DST_E_PIX_FRMT 0x130484 /* Video E Pixel format */ 1182 #define VID_DST_F_PIX_FRMT 0x130584 /* Video F Pixel format */ 1183 #define VID_DST_G_PIX_FRMT 0x130684 /* Video G Pixel format */ 1184 #define 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