drivers/irqchip/irq-zevio.c

0001 // SPDX-License-Identifier: GPL-2.0-only
0002 /*
0003  *  linux/drivers/irqchip/irq-zevio.c
0004  *
0005  *  Copyright (C) 2013 Daniel Tang <tangrs@tangrs.id.au>
0006  */
0007
0008 #include <linux/io.h>
0009 #include <linux/irq.h>
0010 #include <linux/irqchip.h>
0011 #include <linux/of.h>
0012 #include <linux/of_address.h>
0013 #include <linux/of_irq.h>
0014
0015 #include <asm/mach/irq.h>
0016 #include <asm/exception.h>
0017
0018 #define IO_STATUS   0x000
0019 #define IO_RAW_STATUS   0x004
0020 #define IO_ENABLE   0x008
0021 #define IO_DISABLE  0x00C
0022 #define IO_CURRENT  0x020
0023 #define IO_RESET    0x028
0024 #define IO_MAX_PRIOTY   0x02C
0025
0026 #define IO_IRQ_BASE 0x000
0027 #define IO_FIQ_BASE 0x100
0028
0029 #define IO_INVERT_SEL   0x200
0030 #define IO_STICKY_SEL   0x204
0031 #define IO_PRIORITY_SEL 0x300
0032
0033 #define MAX_INTRS   32
0034 #define FIQ_START   MAX_INTRS
0035
0036 static struct irq_domain *zevio_irq_domain;
0037 static void __iomem *zevio_irq_io;
0038
0039 static void zevio_irq_ack(struct irq_data *irqd)
0040 {
0041     struct irq_chip_generic *gc = irq_data_get_irq_chip_data(irqd);
0042     struct irq_chip_regs *regs = &irq_data_get_chip_type(irqd)->regs;
0043
0044     readl(gc->reg_base + regs->ack);
0045 }
0046
0047 static void __exception_irq_entry zevio_handle_irq(struct pt_regs *regs)
0048 {
0049     int irqnr;
0050
0051     while (readl(zevio_irq_io + IO_STATUS)) {
0052         irqnr = readl(zevio_irq_io + IO_CURRENT);
0053         generic_handle_domain_irq(zevio_irq_domain, irqnr);
0054     }
0055 }
0056
0057 static void __init zevio_init_irq_base(void __iomem *base)
0058 {
0059     /* Disable all interrupts */
0060     writel(~0, base + IO_DISABLE);
0061
0062     /* Accept interrupts of all priorities */
0063     writel(0xF, base + IO_MAX_PRIOTY);
0064
0065     /* Reset existing interrupts */
0066     readl(base + IO_RESET);
0067 }
0068
0069 static int __init zevio_of_init(struct device_node *node,
0070                 struct device_node *parent)
0071 {
0072     unsigned int clr = IRQ_NOREQUEST | IRQ_NOPROBE | IRQ_NOAUTOEN;
0073     struct irq_chip_generic *gc;
0074     int ret;
0075
0076     if (WARN_ON(zevio_irq_io || zevio_irq_domain))
0077         return -EBUSY;
0078
0079     zevio_irq_io = of_iomap(node, 0);
0080     BUG_ON(!zevio_irq_io);
0081
0082     /* Do not invert interrupt status bits */
0083     writel(~0, zevio_irq_io + IO_INVERT_SEL);
0084
0085     /* Disable sticky interrupts */
0086     writel(0, zevio_irq_io + IO_STICKY_SEL);
0087
0088     /* We don't use IRQ priorities. Set each IRQ to highest priority. */
0089     memset_io(zevio_irq_io + IO_PRIORITY_SEL, 0, MAX_INTRS * sizeof(u32));
0090
0091     /* Init IRQ and FIQ */
0092     zevio_init_irq_base(zevio_irq_io + IO_IRQ_BASE);
0093     zevio_init_irq_base(zevio_irq_io + IO_FIQ_BASE);
0094
0095     zevio_irq_domain = irq_domain_add_linear(node, MAX_INTRS,
0096                          &irq_generic_chip_ops, NULL);
0097     BUG_ON(!zevio_irq_domain);
0098
0099     ret = irq_alloc_domain_generic_chips(zevio_irq_domain, MAX_INTRS, 1,
0100                          "zevio_intc", handle_level_irq,
0101                          clr, 0, IRQ_GC_INIT_MASK_CACHE);
0102     BUG_ON(ret);
0103
0104     gc = irq_get_domain_generic_chip(zevio_irq_domain, 0);
0105     gc->reg_base                = zevio_irq_io;
0106     gc->chip_types[0].chip.irq_ack      = zevio_irq_ack;
0107     gc->chip_types[0].chip.irq_mask     = irq_gc_mask_disable_reg;
0108     gc->chip_types[0].chip.irq_unmask   = irq_gc_unmask_enable_reg;
0109     gc->chip_types[0].regs.mask     = IO_IRQ_BASE + IO_ENABLE;
0110     gc->chip_types[0].regs.enable       = IO_IRQ_BASE + IO_ENABLE;
0111     gc->chip_types[0].regs.disable      = IO_IRQ_BASE + IO_DISABLE;
0112     gc->chip_types[0].regs.ack      = IO_IRQ_BASE + IO_RESET;
0113
0114     set_handle_irq(zevio_handle_irq);
0115
0116     pr_info("TI-NSPIRE classic IRQ controller\n");
0117     return 0;
0118 }
0119
0120 IRQCHIP_DECLARE(zevio_irq, "lsi,zevio-intc", zevio_of_init);