arm/mach-imx/mx3x.h

0001 /* SPDX-License-Identifier: GPL-2.0-only */
0002 /*
0003  * Copyright 2004-2007 Freescale Semiconductor, Inc. All Rights Reserved.
0004  */
0005
0006
0007 #ifndef __MACH_MX3x_H__
0008 #define __MACH_MX3x_H__
0009
0010 /*
0011  * MX31 memory map:
0012  *
0013  * Virt     Phys        Size    What
0014  * ---------------------------------------------------------------------------
0015  * FC000000 43F00000    1M  AIPS 1
0016  * FC100000 50000000    1M  SPBA
0017  * FC200000 53F00000    1M  AIPS 2
0018  * FC500000 60000000    128M    ROMPATCH
0019  * FC400000 68000000    128M    AVIC
0020  *          70000000    256M    IPU (MAX M2)
0021  *          80000000    256M    CSD0 SDRAM/DDR
0022  *          90000000    256M    CSD1 SDRAM/DDR
0023  *          A0000000    128M    CS0 Flash
0024  *          A8000000    128M    CS1 Flash
0025  *          B0000000    32M CS2
0026  *          B2000000    32M CS3
0027  * F4000000 B4000000    32M CS4
0028  *          B6000000    32M CS5
0029  * FC320000 B8000000    64K NAND, SDRAM, WEIM, M3IF, EMI controllers
0030  *          C0000000    64M PCMCIA/CF
0031  */
0032
0033 /*
0034  * L2CC
0035  */
0036 #define MX3x_L2CC_BASE_ADDR     0x30000000
0037 #define MX3x_L2CC_SIZE          SZ_1M
0038
0039 /*
0040  * AIPS 1
0041  */
0042 #define MX3x_AIPS1_BASE_ADDR        0x43f00000
0043 #define MX3x_AIPS1_SIZE         SZ_1M
0044 #define MX3x_MAX_BASE_ADDR          (MX3x_AIPS1_BASE_ADDR + 0x04000)
0045 #define MX3x_EVTMON_BASE_ADDR           (MX3x_AIPS1_BASE_ADDR + 0x08000)
0046 #define MX3x_CLKCTL_BASE_ADDR           (MX3x_AIPS1_BASE_ADDR + 0x0c000)
0047 #define MX3x_ETB_SLOT4_BASE_ADDR        (MX3x_AIPS1_BASE_ADDR + 0x10000)
0048 #define MX3x_ETB_SLOT5_BASE_ADDR        (MX3x_AIPS1_BASE_ADDR + 0x14000)
0049 #define MX3x_ECT_CTIO_BASE_ADDR         (MX3x_AIPS1_BASE_ADDR + 0x18000)
0050 #define MX3x_I2C_BASE_ADDR          (MX3x_AIPS1_BASE_ADDR + 0x80000)
0051 #define MX3x_I2C3_BASE_ADDR         (MX3x_AIPS1_BASE_ADDR + 0x84000)
0052 #define MX3x_UART1_BASE_ADDR            (MX3x_AIPS1_BASE_ADDR + 0x90000)
0053 #define MX3x_UART2_BASE_ADDR            (MX3x_AIPS1_BASE_ADDR + 0x94000)
0054 #define MX3x_I2C2_BASE_ADDR         (MX3x_AIPS1_BASE_ADDR + 0x98000)
0055 #define MX3x_OWIRE_BASE_ADDR            (MX3x_AIPS1_BASE_ADDR + 0x9c000)
0056 #define MX3x_SSI1_BASE_ADDR         (MX3x_AIPS1_BASE_ADDR + 0xa0000)
0057 #define MX3x_CSPI1_BASE_ADDR            (MX3x_AIPS1_BASE_ADDR + 0xa4000)
0058 #define MX3x_KPP_BASE_ADDR          (MX3x_AIPS1_BASE_ADDR + 0xa8000)
0059 #define MX3x_IOMUXC_BASE_ADDR           (MX3x_AIPS1_BASE_ADDR + 0xac000)
0060 #define MX3x_ECT_IP1_BASE_ADDR          (MX3x_AIPS1_BASE_ADDR + 0xb8000)
0061 #define MX3x_ECT_IP2_BASE_ADDR          (MX3x_AIPS1_BASE_ADDR + 0xbc000)
0062
0063 /*
0064  * SPBA global module enabled #0
0065  */
0066 #define MX3x_SPBA0_BASE_ADDR        0x50000000
0067 #define MX3x_SPBA0_SIZE         SZ_1M
0068 #define MX3x_UART3_BASE_ADDR            (MX3x_SPBA0_BASE_ADDR + 0x0c000)
0069 #define MX3x_CSPI2_BASE_ADDR            (MX3x_SPBA0_BASE_ADDR + 0x10000)
0070 #define MX3x_SSI2_BASE_ADDR         (MX3x_SPBA0_BASE_ADDR + 0x14000)
0071 #define MX3x_ATA_DMA_BASE_ADDR          (MX3x_SPBA0_BASE_ADDR + 0x20000)
0072 #define MX3x_MSHC1_BASE_ADDR            (MX3x_SPBA0_BASE_ADDR + 0x24000)
0073 #define MX3x_SPBA_CTRL_BASE_ADDR        (MX3x_SPBA0_BASE_ADDR + 0x3c000)
0074
0075 /*
0076  * AIPS 2
0077  */
0078 #define MX3x_AIPS2_BASE_ADDR        0x53f00000
0079 #define MX3x_AIPS2_SIZE         SZ_1M
0080 #define MX3x_CCM_BASE_ADDR          (MX3x_AIPS2_BASE_ADDR + 0x80000)
0081 #define MX3x_GPT1_BASE_ADDR         (MX3x_AIPS2_BASE_ADDR + 0x90000)
0082 #define MX3x_EPIT1_BASE_ADDR            (MX3x_AIPS2_BASE_ADDR + 0x94000)
0083 #define MX3x_EPIT2_BASE_ADDR            (MX3x_AIPS2_BASE_ADDR + 0x98000)
0084 #define MX3x_GPIO3_BASE_ADDR            (MX3x_AIPS2_BASE_ADDR + 0xa4000)
0085 #define MX3x_SCC_BASE_ADDR          (MX3x_AIPS2_BASE_ADDR + 0xac000)
0086 #define MX3x_RNGA_BASE_ADDR         (MX3x_AIPS2_BASE_ADDR + 0xb0000)
0087 #define MX3x_IPU_CTRL_BASE_ADDR         (MX3x_AIPS2_BASE_ADDR + 0xc0000)
0088 #define MX3x_AUDMUX_BASE_ADDR           (MX3x_AIPS2_BASE_ADDR + 0xc4000)
0089 #define MX3x_GPIO1_BASE_ADDR            (MX3x_AIPS2_BASE_ADDR + 0xcc000)
0090 #define MX3x_GPIO2_BASE_ADDR            (MX3x_AIPS2_BASE_ADDR + 0xd0000)
0091 #define MX3x_SDMA_BASE_ADDR         (MX3x_AIPS2_BASE_ADDR + 0xd4000)
0092 #define MX3x_RTC_BASE_ADDR          (MX3x_AIPS2_BASE_ADDR + 0xd8000)
0093 #define MX3x_WDOG_BASE_ADDR         (MX3x_AIPS2_BASE_ADDR + 0xdc000)
0094 #define MX3x_PWM_BASE_ADDR          (MX3x_AIPS2_BASE_ADDR + 0xe0000)
0095 #define MX3x_RTIC_BASE_ADDR         (MX3x_AIPS2_BASE_ADDR + 0xec000)
0096
0097 /*
0098  * ROMP and AVIC
0099  */
0100 #define MX3x_ROMP_BASE_ADDR     0x60000000
0101 #define MX3x_ROMP_SIZE          SZ_1M
0102
0103 #define MX3x_AVIC_BASE_ADDR     0x68000000
0104 #define MX3x_AVIC_SIZE          SZ_1M
0105
0106 /*
0107  * Memory regions and CS
0108  */
0109 #define MX3x_IPU_MEM_BASE_ADDR      0x70000000
0110 #define MX3x_CSD0_BASE_ADDR     0x80000000
0111 #define MX3x_CSD1_BASE_ADDR     0x90000000
0112
0113 #define MX3x_CS0_BASE_ADDR      0xa0000000
0114 #define MX3x_CS1_BASE_ADDR      0xa8000000
0115 #define MX3x_CS2_BASE_ADDR      0xb0000000
0116 #define MX3x_CS3_BASE_ADDR      0xb2000000
0117
0118 #define MX3x_CS4_BASE_ADDR      0xb4000000
0119 #define MX3x_CS4_BASE_ADDR_VIRT     0xf6000000
0120 #define MX3x_CS4_SIZE           SZ_32M
0121
0122 #define MX3x_CS5_BASE_ADDR      0xb6000000
0123 #define MX3x_CS5_BASE_ADDR_VIRT     0xf8000000
0124 #define MX3x_CS5_SIZE           SZ_32M
0125
0126 /*
0127  * NAND, SDRAM, WEIM, M3IF, EMI controllers
0128  */
0129 #define MX3x_X_MEMC_BASE_ADDR       0xb8000000
0130 #define MX3x_X_MEMC_SIZE        SZ_64K
0131 #define MX3x_ESDCTL_BASE_ADDR           (MX3x_X_MEMC_BASE_ADDR + 0x1000)
0132 #define MX3x_WEIM_BASE_ADDR         (MX3x_X_MEMC_BASE_ADDR + 0x2000)
0133 #define MX3x_M3IF_BASE_ADDR         (MX3x_X_MEMC_BASE_ADDR + 0x3000)
0134 #define MX3x_EMI_CTL_BASE_ADDR          (MX3x_X_MEMC_BASE_ADDR + 0x4000)
0135 #define MX3x_PCMCIA_CTL_BASE_ADDR       MX3x_EMI_CTL_BASE_ADDR
0136
0137 #define MX3x_PCMCIA_MEM_BASE_ADDR   0xbc000000
0138
0139 /*
0140  * Interrupt numbers
0141  */
0142 #include <asm/irq.h>
0143 #define MX3x_INT_I2C3       (NR_IRQS_LEGACY + 3)
0144 #define MX3x_INT_I2C2       (NR_IRQS_LEGACY + 4)
0145 #define MX3x_INT_RTIC       (NR_IRQS_LEGACY + 6)
0146 #define MX3x_INT_I2C        (NR_IRQS_LEGACY + 10)
0147 #define MX3x_INT_CSPI2      (NR_IRQS_LEGACY + 13)
0148 #define MX3x_INT_CSPI1      (NR_IRQS_LEGACY + 14)
0149 #define MX3x_INT_ATA        (NR_IRQS_LEGACY + 15)
0150 #define MX3x_INT_UART3      (NR_IRQS_LEGACY + 18)
0151 #define MX3x_INT_IIM        (NR_IRQS_LEGACY + 19)
0152 #define MX3x_INT_RNGA       (NR_IRQS_LEGACY + 22)
0153 #define MX3x_INT_EVTMON     (NR_IRQS_LEGACY + 23)
0154 #define MX3x_INT_KPP        (NR_IRQS_LEGACY + 24)
0155 #define MX3x_INT_RTC        (NR_IRQS_LEGACY + 25)
0156 #define MX3x_INT_PWM        (NR_IRQS_LEGACY + 26)
0157 #define MX3x_INT_EPIT2      (NR_IRQS_LEGACY + 27)
0158 #define MX3x_INT_EPIT1      (NR_IRQS_LEGACY + 28)
0159 #define MX3x_INT_GPT        (NR_IRQS_LEGACY + 29)
0160 #define MX3x_INT_POWER_FAIL (NR_IRQS_LEGACY + 30)
0161 #define MX3x_INT_UART2      (NR_IRQS_LEGACY + 32)
0162 #define MX3x_INT_NANDFC     (NR_IRQS_LEGACY + 33)
0163 #define MX3x_INT_SDMA       (NR_IRQS_LEGACY + 34)
0164 #define MX3x_INT_MSHC1      (NR_IRQS_LEGACY + 39)
0165 #define MX3x_INT_IPU_ERR    (NR_IRQS_LEGACY + 41)
0166 #define MX3x_INT_IPU_SYN    (NR_IRQS_LEGACY + 42)
0167 #define MX3x_INT_UART1      (NR_IRQS_LEGACY + 45)
0168 #define MX3x_INT_ECT        (NR_IRQS_LEGACY + 48)
0169 #define MX3x_INT_SCC_SCM    (NR_IRQS_LEGACY + 49)
0170 #define MX3x_INT_SCC_SMN    (NR_IRQS_LEGACY + 50)
0171 #define MX3x_INT_GPIO2      (NR_IRQS_LEGACY + 51)
0172 #define MX3x_INT_GPIO1      (NR_IRQS_LEGACY + 52)
0173 #define MX3x_INT_WDOG       (NR_IRQS_LEGACY + 55)
0174 #define MX3x_INT_GPIO3      (NR_IRQS_LEGACY + 56)
0175 #define MX3x_INT_EXT_POWER  (NR_IRQS_LEGACY + 58)
0176 #define MX3x_INT_EXT_TEMPER (NR_IRQS_LEGACY + 59)
0177 #define MX3x_INT_EXT_SENSOR60   (NR_IRQS_LEGACY + 60)
0178 #define MX3x_INT_EXT_SENSOR61   (NR_IRQS_LEGACY + 61)
0179 #define MX3x_INT_EXT_WDOG   (NR_IRQS_LEGACY + 62)
0180 #define MX3x_INT_EXT_TV     (NR_IRQS_LEGACY + 63)
0181
0182 #define MX3x_PROD_SIGNATURE     0x1 /* For MX31 */
0183
0184 #endif /* ifndef __MACH_MX3x_H__ */