arm/mach-imx/mx2x.h

0001 /* SPDX-License-Identifier: GPL-2.0-or-later */
0002 /*
0003  * Copyright 2004-2007 Freescale Semiconductor, Inc. All Rights Reserved.
0004  * Copyright 2008 Juergen Beisert, kernel@pengutronix.de
0005  *
0006  * This contains hardware definitions that are common between i.MX21 and
0007  * i.MX27.
0008  */
0009
0010 #ifndef __MACH_MX2x_H__
0011 #define __MACH_MX2x_H__
0012
0013 /* The following addresses are common between i.MX21 and i.MX27 */
0014
0015 /* Register offsets */
0016 #define MX2x_AIPI_BASE_ADDR     0x10000000
0017 #define MX2x_AIPI_SIZE          SZ_1M
0018 #define MX2x_DMA_BASE_ADDR          (MX2x_AIPI_BASE_ADDR + 0x01000)
0019 #define MX2x_WDOG_BASE_ADDR         (MX2x_AIPI_BASE_ADDR + 0x02000)
0020 #define MX2x_GPT1_BASE_ADDR         (MX2x_AIPI_BASE_ADDR + 0x03000)
0021 #define MX2x_GPT2_BASE_ADDR         (MX2x_AIPI_BASE_ADDR + 0x04000)
0022 #define MX2x_GPT3_BASE_ADDR         (MX2x_AIPI_BASE_ADDR + 0x05000)
0023 #define MX2x_PWM_BASE_ADDR          (MX2x_AIPI_BASE_ADDR + 0x06000)
0024 #define MX2x_RTC_BASE_ADDR          (MX2x_AIPI_BASE_ADDR + 0x07000)
0025 #define MX2x_KPP_BASE_ADDR          (MX2x_AIPI_BASE_ADDR + 0x08000)
0026 #define MX2x_OWIRE_BASE_ADDR            (MX2x_AIPI_BASE_ADDR + 0x09000)
0027 #define MX2x_UART1_BASE_ADDR            (MX2x_AIPI_BASE_ADDR + 0x0a000)
0028 #define MX2x_UART2_BASE_ADDR            (MX2x_AIPI_BASE_ADDR + 0x0b000)
0029 #define MX2x_UART3_BASE_ADDR            (MX2x_AIPI_BASE_ADDR + 0x0c000)
0030 #define MX2x_UART4_BASE_ADDR            (MX2x_AIPI_BASE_ADDR + 0x0d000)
0031 #define MX2x_CSPI1_BASE_ADDR            (MX2x_AIPI_BASE_ADDR + 0x0e000)
0032 #define MX2x_CSPI2_BASE_ADDR            (MX2x_AIPI_BASE_ADDR + 0x0f000)
0033 #define MX2x_SSI1_BASE_ADDR         (MX2x_AIPI_BASE_ADDR + 0x10000)
0034 #define MX2x_SSI2_BASE_ADDR         (MX2x_AIPI_BASE_ADDR + 0x11000)
0035 #define MX2x_I2C_BASE_ADDR          (MX2x_AIPI_BASE_ADDR + 0x12000)
0036 #define MX2x_SDHC1_BASE_ADDR            (MX2x_AIPI_BASE_ADDR + 0x13000)
0037 #define MX2x_SDHC2_BASE_ADDR            (MX2x_AIPI_BASE_ADDR + 0x14000)
0038 #define MX2x_GPIO_BASE_ADDR         (MX2x_AIPI_BASE_ADDR + 0x15000)
0039 #define MX2x_AUDMUX_BASE_ADDR           (MX2x_AIPI_BASE_ADDR + 0x16000)
0040 #define MX2x_CSPI3_BASE_ADDR            (MX2x_AIPI_BASE_ADDR + 0x17000)
0041 #define MX2x_LCDC_BASE_ADDR         (MX2x_AIPI_BASE_ADDR + 0x21000)
0042 #define MX2x_SLCDC_BASE_ADDR            (MX2x_AIPI_BASE_ADDR + 0x22000)
0043 #define MX2x_USBOTG_BASE_ADDR           (MX2x_AIPI_BASE_ADDR + 0x24000)
0044 #define MX2x_EMMA_PP_BASE_ADDR          (MX2x_AIPI_BASE_ADDR + 0x26000)
0045 #define MX2x_EMMA_PRP_BASE_ADDR         (MX2x_AIPI_BASE_ADDR + 0x26400)
0046 #define MX2x_CCM_BASE_ADDR          (MX2x_AIPI_BASE_ADDR + 0x27000)
0047 #define MX2x_SYSCTRL_BASE_ADDR          (MX2x_AIPI_BASE_ADDR + 0x27800)
0048 #define MX2x_JAM_BASE_ADDR          (MX2x_AIPI_BASE_ADDR + 0x3e000)
0049 #define MX2x_MAX_BASE_ADDR          (MX2x_AIPI_BASE_ADDR + 0x3f000)
0050
0051 #define MX2x_AVIC_BASE_ADDR     0x10040000
0052
0053 #define MX2x_SAHB1_BASE_ADDR        0x80000000
0054 #define MX2x_SAHB1_SIZE         SZ_1M
0055 #define MX2x_CSI_BASE_ADDR          (MX2x_SAHB1_BASE_ADDR + 0x0000)
0056
0057 /* fixed interrupt numbers */
0058 #include <asm/irq.h>
0059 #define MX2x_INT_CSPI3      (NR_IRQS_LEGACY + 6)
0060 #define MX2x_INT_GPIO       (NR_IRQS_LEGACY + 8)
0061 #define MX2x_INT_SDHC2      (NR_IRQS_LEGACY + 10)
0062 #define MX2x_INT_SDHC1      (NR_IRQS_LEGACY + 11)
0063 #define MX2x_INT_I2C        (NR_IRQS_LEGACY + 12)
0064 #define MX2x_INT_SSI2       (NR_IRQS_LEGACY + 13)
0065 #define MX2x_INT_SSI1       (NR_IRQS_LEGACY + 14)
0066 #define MX2x_INT_CSPI2      (NR_IRQS_LEGACY + 15)
0067 #define MX2x_INT_CSPI1      (NR_IRQS_LEGACY + 16)
0068 #define MX2x_INT_UART4      (NR_IRQS_LEGACY + 17)
0069 #define MX2x_INT_UART3      (NR_IRQS_LEGACY + 18)
0070 #define MX2x_INT_UART2      (NR_IRQS_LEGACY + 19)
0071 #define MX2x_INT_UART1      (NR_IRQS_LEGACY + 20)
0072 #define MX2x_INT_KPP        (NR_IRQS_LEGACY + 21)
0073 #define MX2x_INT_RTC        (NR_IRQS_LEGACY + 22)
0074 #define MX2x_INT_PWM        (NR_IRQS_LEGACY + 23)
0075 #define MX2x_INT_GPT3       (NR_IRQS_LEGACY + 24)
0076 #define MX2x_INT_GPT2       (NR_IRQS_LEGACY + 25)
0077 #define MX2x_INT_GPT1       (NR_IRQS_LEGACY + 26)
0078 #define MX2x_INT_WDOG       (NR_IRQS_LEGACY + 27)
0079 #define MX2x_INT_PCMCIA     (NR_IRQS_LEGACY + 28)
0080 #define MX2x_INT_NANDFC     (NR_IRQS_LEGACY + 29)
0081 #define MX2x_INT_CSI        (NR_IRQS_LEGACY + 31)
0082 #define MX2x_INT_DMACH0     (NR_IRQS_LEGACY + 32)
0083 #define MX2x_INT_DMACH1     (NR_IRQS_LEGACY + 33)
0084 #define MX2x_INT_DMACH2     (NR_IRQS_LEGACY + 34)
0085 #define MX2x_INT_DMACH3     (NR_IRQS_LEGACY + 35)
0086 #define MX2x_INT_DMACH4     (NR_IRQS_LEGACY + 36)
0087 #define MX2x_INT_DMACH5     (NR_IRQS_LEGACY + 37)
0088 #define MX2x_INT_DMACH6     (NR_IRQS_LEGACY + 38)
0089 #define MX2x_INT_DMACH7     (NR_IRQS_LEGACY + 39)
0090 #define MX2x_INT_DMACH8     (NR_IRQS_LEGACY + 40)
0091 #define MX2x_INT_DMACH9     (NR_IRQS_LEGACY + 41)
0092 #define MX2x_INT_DMACH10    (NR_IRQS_LEGACY + 42)
0093 #define MX2x_INT_DMACH11    (NR_IRQS_LEGACY + 43)
0094 #define MX2x_INT_DMACH12    (NR_IRQS_LEGACY + 44)
0095 #define MX2x_INT_DMACH13    (NR_IRQS_LEGACY + 45)
0096 #define MX2x_INT_DMACH14    (NR_IRQS_LEGACY + 46)
0097 #define MX2x_INT_DMACH15    (NR_IRQS_LEGACY + 47)
0098 #define MX2x_INT_EMMAPRP    (NR_IRQS_LEGACY + 51)
0099 #define MX2x_INT_EMMAPP     (NR_IRQS_LEGACY + 52)
0100 #define MX2x_INT_SLCDC      (NR_IRQS_LEGACY + 60)
0101 #define MX2x_INT_LCDC       (NR_IRQS_LEGACY + 61)
0102
0103 /* fixed DMA request numbers */
0104 #define MX2x_DMA_REQ_CSPI3_RX   1
0105 #define MX2x_DMA_REQ_CSPI3_TX   2
0106 #define MX2x_DMA_REQ_EXT    3
0107 #define MX2x_DMA_REQ_SDHC2  6
0108 #define MX2x_DMA_REQ_SDHC1  7
0109 #define MX2x_DMA_REQ_SSI2_RX0   8
0110 #define MX2x_DMA_REQ_SSI2_TX0   9
0111 #define MX2x_DMA_REQ_SSI2_RX1   10
0112 #define MX2x_DMA_REQ_SSI2_TX1   11
0113 #define MX2x_DMA_REQ_SSI1_RX0   12
0114 #define MX2x_DMA_REQ_SSI1_TX0   13
0115 #define MX2x_DMA_REQ_SSI1_RX1   14
0116 #define MX2x_DMA_REQ_SSI1_TX1   15
0117 #define MX2x_DMA_REQ_CSPI2_RX   16
0118 #define MX2x_DMA_REQ_CSPI2_TX   17
0119 #define MX2x_DMA_REQ_CSPI1_RX   18
0120 #define MX2x_DMA_REQ_CSPI1_TX   19
0121 #define MX2x_DMA_REQ_UART4_RX   20
0122 #define MX2x_DMA_REQ_UART4_TX   21
0123 #define MX2x_DMA_REQ_UART3_RX   22
0124 #define MX2x_DMA_REQ_UART3_TX   23
0125 #define MX2x_DMA_REQ_UART2_RX   24
0126 #define MX2x_DMA_REQ_UART2_TX   25
0127 #define MX2x_DMA_REQ_UART1_RX   26
0128 #define MX2x_DMA_REQ_UART1_TX   27
0129 #define MX2x_DMA_REQ_CSI_STAT   30
0130 #define MX2x_DMA_REQ_CSI_RX 31
0131
0132 #endif /* ifndef __MACH_MX2x_H__ */