0001 // SPDX-License-Identifier: (GPL-2.0+ OR MIT)
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0003 * Google Veyron Jerry Rev 3+ board device tree source
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0005 * Copyright 2015 Google, Inc
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0010 #include "cros-ec-sbs.dtsi"
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0012 / {
0013 model = "Google Jerry";
0014 compatible = "google,veyron-jerry-rev15", "google,veyron-jerry-rev14",
0015 "google,veyron-jerry-rev13", "google,veyron-jerry-rev12",
0016 "google,veyron-jerry-rev11", "google,veyron-jerry-rev10",
0017 "google,veyron-jerry-rev7", "google,veyron-jerry-rev6",
0018 "google,veyron-jerry-rev5", "google,veyron-jerry-rev4",
0019 "google,veyron-jerry-rev3", "google,veyron-jerry",
0020 "google,veyron", "rockchip,rk3288";
0021 };
0022
0023 &rk808 {
0024 pinctrl-names = "default";
0025 pinctrl-0 = <&pmic_int_l &dvs_1 &dvs_2>;
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0027 <&gpio7 RK_PB7 GPIO_ACTIVE_HIGH>;
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0029 regulators {
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0031 regulator-name = "mic_vcc";
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0035 regulator-max-microvolt = <1800000>;
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0037 regulator-off-in-suspend;
0038 };
0039 };
0040 };
0041 };
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0043 &sdio0 {
0044 #address-cells = <1>;
0045 #size-cells = <0>;
0046
0047 mwifiex: wifi@1 {
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0049 reg = <1>;
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0141 0x12 0x05 0x13 0x05 0x14 0x05 0x15 0x05 0x16 0x05 0x17 0x05 0x18 0x05 0x19 0x05
0142 0x1a 0x05 0x1b 0x05 0x89 0x01 0x3a 0x00 0x88 0x13 0x14 0x78 0x01 0x0c 0x02 0x0c
0143 0x03 0x0c 0x04 0x0a 0x05 0x0a 0x06 0x0a 0x07 0x09 0x08 0x09 0x09 0x09 0x0a 0x0a
0144 0x0b 0x0a 0x0c 0x0a 0x0d 0x09 0x0e 0x09 0x0f 0x09 0x10 0x05 0x11 0x05 0x12 0x05
0145 0x13 0x05 0x14 0x05 0x15 0x05 0x16 0x05 0x17 0x05 0x18 0x05 0x19 0x05 0x1a 0x05
0146 0x1b 0x05 0x89 0x01 0x3a 0x00 0x88 0x13 0x14 0x7c 0x01 0x0c 0x02 0x0c 0x03 0x0c
0147 0x04 0x0a 0x05 0x0a 0x06 0x0a 0x07 0x09 0x08 0x09 0x09 0x09 0x0a 0x0a 0x0b 0x0a
0148 0x0c 0x0a 0x0d 0x09 0x0e 0x09 0x0f 0x09 0x10 0x05 0x11 0x05 0x12 0x05 0x13 0x05
0149 0x14 0x05 0x15 0x05 0x16 0x05 0x17 0x05 0x18 0x05 0x19 0x05 0x1a 0x05 0x1b 0x05
0150 0x89 0x01 0x3a 0x00 0x88 0x13 0x14 0x80 0x01 0x0c 0x02 0x0c 0x03 0x0c 0x04 0x0a
0151 0x05 0x0a 0x06 0x0a 0x07 0x09 0x08 0x09 0x09 0x09 0x0a 0x0a 0x0b 0x0a 0x0c 0x0a
0152 0x0d 0x09 0x0e 0x09 0x0f 0x09 0x10 0x05 0x11 0x05 0x12 0x05 0x13 0x05 0x14 0x05
0153 0x15 0x05 0x16 0x05 0x17 0x05 0x18 0x05 0x19 0x05 0x1a 0x05 0x1b 0x05 0x89 0x01
0154 0x3a 0x00 0x88 0x13 0x14 0x84 0x01 0x0c 0x02 0x0c 0x03 0x0c 0x04 0x0a 0x05 0x0a
0155 0x06 0x0a 0x07 0x09 0x08 0x09 0x09 0x09 0x0a 0x0a 0x0b 0x0a 0x0c 0x0a 0x0d 0x09
0156 0x0e 0x09 0x0f 0x09 0x10 0x05 0x11 0x05 0x12 0x05 0x13 0x05 0x14 0x05 0x15 0x05
0157 0x16 0x05 0x17 0x05 0x18 0x05 0x19 0x05 0x1a 0x05 0x1b 0x05 0x89 0x01 0x3a 0x00
0158 0x88 0x13 0x14 0x88 0x01 0x0c 0x02 0x0c 0x03 0x0c 0x04 0x0a 0x05 0x0a 0x06 0x0a
0159 0x07 0x08 0x08 0x08 0x09 0x08 0x0a 0x0a 0x0b 0x0a 0x0c 0x0a 0x0d 0x08 0x0e 0x08
0160 0x0f 0x08 0x10 0x04 0x11 0x04 0x12 0x05 0x13 0x05 0x14 0x05 0x15 0x05 0x16 0x04
0161 0x17 0x04 0x18 0x05 0x19 0x05 0x1a 0x05 0x1b 0x05 0x89 0x01 0x3a 0x00 0x88 0x13
0162 0x14 0x8c 0x01 0x0c 0x02 0x0c 0x03 0x0c 0x04 0x0a 0x05 0x0a 0x06 0x0a 0x07 0x08
0163 0x08 0x08 0x09 0x08 0x0a 0x0a 0x0b 0x0a 0x0c 0x0a 0x0d 0x08 0x0e 0x08 0x0f 0x08
0164 0x10 0x04 0x11 0x04 0x12 0x05 0x13 0x05 0x14 0x05 0x15 0x05 0x16 0x04 0x17 0x04
0165 0x18 0x05 0x19 0x05 0x1a 0x05 0x1b 0x05>;
0166
0167 marvell,caldata-txpwrlimit-5g-sub2 = /bits/ 8 <
0168 0x01 0x00 0x06 0x00 0x36 0x01 0x89 0x01
0169 0x3a 0x00 0x88 0x13 0x14 0x95 0x01 0x0b 0x02 0x0b 0x03 0x0b 0x04 0x0a 0x05 0x0a
0170 0x06 0x0a 0x07 0x08 0x08 0x08 0x09 0x08 0x0a 0x0a 0x0b 0x0a 0x0c 0x0a 0x0d 0x08
0171 0x0e 0x08 0x0f 0x08 0x10 0x04 0x11 0x04 0x12 0x05 0x13 0x05 0x14 0x05 0x15 0x05
0172 0x16 0x04 0x17 0x04 0x18 0x05 0x19 0x05 0x1a 0x05 0x1b 0x05 0x89 0x01 0x3a 0x00
0173 0x88 0x13 0x14 0x99 0x01 0x0b 0x02 0x0b 0x03 0x0b 0x04 0x0a 0x05 0x0a 0x06 0x0a
0174 0x07 0x08 0x08 0x08 0x09 0x08 0x0a 0x0a 0x0b 0x0a 0x0c 0x0a 0x0d 0x08 0x0e 0x08
0175 0x0f 0x08 0x10 0x04 0x11 0x04 0x12 0x05 0x13 0x05 0x14 0x05 0x15 0x05 0x16 0x04
0176 0x17 0x04 0x18 0x05 0x19 0x05 0x1a 0x05 0x1b 0x05 0x89 0x01 0x3a 0x00 0x88 0x13
0177 0x14 0x9d 0x01 0x0b 0x02 0x0b 0x03 0x0b 0x04 0x0a 0x05 0x0a 0x06 0x0a 0x07 0x08
0178 0x08 0x08 0x09 0x08 0x0a 0x0a 0x0b 0x0a 0x0c 0x0a 0x0d 0x08 0x0e 0x08 0x0f 0x08
0179 0x10 0x04 0x11 0x04 0x12 0x05 0x13 0x05 0x14 0x05 0x15 0x05 0x16 0x04 0x17 0x04
0180 0x18 0x05 0x19 0x05 0x1a 0x05 0x1b 0x05 0x89 0x01 0x3a 0x00 0x88 0x13 0x14 0xa1
0181 0x01 0x0b 0x02 0x0b 0x03 0x0b 0x04 0x0a 0x05 0x0a 0x06 0x0a 0x07 0x08 0x08 0x08
0182 0x09 0x08 0x0a 0x0a 0x0b 0x0a 0x0c 0x0a 0x0d 0x08 0x0e 0x08 0x0f 0x08 0x10 0x04
0183 0x11 0x04 0x12 0x05 0x13 0x05 0x14 0x05 0x15 0x05 0x16 0x04 0x17 0x04 0x18 0x05
0184 0x19 0x05 0x1a 0x05 0x1b 0x05 0x89 0x01 0x3a 0x00 0x88 0x13 0x14 0xa5 0x01 0x0b
0185 0x02 0x0b 0x03 0x0b 0x04 0x0a 0x05 0x0a 0x06 0x0a 0x07 0x08 0x08 0x08 0x09 0x08
0186 0x0a 0x0a 0x0b 0x0a 0x0c 0x0a 0x0d 0x08 0x0e 0x08 0x0f 0x08 0x10 0x04 0x11 0x04
0187 0x12 0x05 0x13 0x05 0x14 0x05 0x15 0x05 0x16 0x04 0x17 0x04 0x18 0x05 0x19 0x05
0188 0x1a 0x05 0x1b 0x05>;
0189 };
0190 };
0191
0192 &sdmmc {
0193 disable-wp;
0194 pinctrl-names = "default";
0195 pinctrl-0 = <&sdmmc_clk &sdmmc_cmd &sdmmc_cd_disabled &sdmmc_cd_pin
0196 &sdmmc_bus4>;
0197 };
0198
0199 &vcc_5v {
0200 enable-active-high;
0201 gpio = <&gpio7 RK_PC5 GPIO_ACTIVE_HIGH>;
0202 pinctrl-names = "default";
0203 pinctrl-0 = <&drv_5v>;
0204 };
0205
0206 &vcc50_hdmi {
0207 enable-active-high;
0208 gpio = <&gpio5 RK_PC3 GPIO_ACTIVE_HIGH>;
0209 pinctrl-names = "default";
0210 pinctrl-0 = <&vcc50_hdmi_en>;
0211 };
0212
0213 &gpio0 {
0214 gpio-line-names = "PMIC_SLEEP_AP",
0215 "DDRIO_PWROFF",
0216 "DDRIO_RETEN",
0217 "TS3A227E_INT_L",
0218 "PMIC_INT_L",
0219 "PWR_KEY_L",
0220 "AP_LID_INT_L",
0221 "EC_IN_RW",
0222
0223 "AC_PRESENT_AP",
0224 /*
0225 * RECOVERY_SW_L is Chrome OS ABI. Schematics call
0226 * it REC_MODE_L.
0227 */
0228 "RECOVERY_SW_L",
0229 "OTP_OUT",
0230 "HOST1_PWR_EN",
0231 "USBOTG_PWREN_H",
0232 "AP_WARM_RESET_H",
0233 "nFAULT2",
0234 "I2C0_SDA_PMIC",
0235
0236 "I2C0_SCL_PMIC",
0237 "SUSPEND_L",
0238 "USB_INT";
0239 };
0240
0241 &gpio2 {
0242 gpio-line-names = "CONFIG0",
0243 "CONFIG1",
0244 "CONFIG2",
0245 "",
0246 "",
0247 "",
0248 "",
0249 "CONFIG3",
0250
0251 "",
0252 "EMMC_RST_L",
0253 "",
0254 "",
0255 "BL_PWR_EN",
0256 "AVDD_1V8_DISP_EN";
0257 };
0258
0259 &gpio3 {
0260 gpio-line-names = "FLASH0_D0",
0261 "FLASH0_D1",
0262 "FLASH0_D2",
0263 "FLASH0_D3",
0264 "FLASH0_D4",
0265 "FLASH0_D5",
0266 "FLASH0_D6",
0267 "FLASH0_D7",
0268
0269 "",
0270 "",
0271 "",
0272 "",
0273 "",
0274 "",
0275 "",
0276 "",
0277
0278 "FLASH0_CS2/EMMC_CMD",
0279 "",
0280 "FLASH0_DQS/EMMC_CLKO";
0281 };
0282
0283 &gpio4 {
0284 gpio-line-names = "",
0285 "",
0286 "",
0287 "",
0288 "",
0289 "",
0290 "",
0291 "",
0292
0293 "",
0294 "",
0295 "",
0296 "",
0297 "",
0298 "",
0299 "",
0300 "",
0301
0302 "UART0_RXD",
0303 "UART0_TXD",
0304 "UART0_CTS",
0305 "UART0_RTS",
0306 "SDIO0_D0",
0307 "SDIO0_D1",
0308 "SDIO0_D2",
0309 "SDIO0_D3",
0310
0311 "SDIO0_CMD",
0312 "SDIO0_CLK",
0313 "BT_DEV_WAKE",
0314 "",
0315 "WIFI_ENABLE_H",
0316 "BT_ENABLE_L",
0317 "WIFI_HOST_WAKE",
0318 "BT_HOST_WAKE";
0319 };
0320
0321 &gpio5 {
0322 gpio-line-names = "",
0323 "",
0324 "",
0325 "",
0326 "",
0327 "",
0328 "",
0329 "",
0330
0331 "",
0332 "",
0333 "",
0334 "",
0335 "SPI0_CLK",
0336 "SPI0_CS0",
0337 "SPI0_TXD",
0338 "SPI0_RXD",
0339
0340 "",
0341 "",
0342 "",
0343 "VCC50_HDMI_EN";
0344 };
0345
0346 &gpio6 {
0347 gpio-line-names = "I2S0_SCLK",
0348 "I2S0_LRCK_RX",
0349 "I2S0_LRCK_TX",
0350 "I2S0_SDI",
0351 "I2S0_SDO0",
0352 "HP_DET_H",
0353 "",
0354 "INT_CODEC",
0355
0356 "I2S0_CLK",
0357 "I2C2_SDA",
0358 "I2C2_SCL",
0359 "MICDET",
0360 "",
0361 "",
0362 "",
0363 "",
0364
0365 "SDMMC_D0",
0366 "SDMMC_D1",
0367 "SDMMC_D2",
0368 "SDMMC_D3",
0369 "SDMMC_CLK",
0370 "SDMMC_CMD";
0371 };
0372
0373 &gpio7 {
0374 gpio-line-names = "LCDC_BL",
0375 "PWM_LOG",
0376 "BL_EN",
0377 "TRACKPAD_INT",
0378 "TPM_INT_H",
0379 "SDMMC_DET_L",
0380 /*
0381 * AP_FLASH_WP_L is Chrome OS ABI. Schematics call
0382 * it FW_WP_AP.
0383 */
0384 "AP_FLASH_WP_L",
0385 "EC_INT",
0386
0387 "CPU_NMI",
0388 "DVSOK",
0389 "",
0390 "EDP_HPD",
0391 "DVS1",
0392 "nFAULT1",
0393 "LCD_EN",
0394 "DVS2",
0395
0396 "VCC5V_GOOD_H",
0397 "I2C4_SDA_TP",
0398 "I2C4_SCL_TP",
0399 "I2C5_SDA_HDMI",
0400 "I2C5_SCL_HDMI",
0401 "5V_DRV",
0402 "UART2_RXD",
0403 "UART2_TXD";
0404 };
0405
0406 &gpio8 {
0407 gpio-line-names = "RAM_ID0",
0408 "RAM_ID1",
0409 "RAM_ID2",
0410 "RAM_ID3",
0411 "I2C1_SDA_TPM",
0412 "I2C1_SCL_TPM",
0413 "SPI2_CLK",
0414 "SPI2_CS0",
0415
0416 "SPI2_RXD",
0417 "SPI2_TXD";
0418 };
0419
0420 &pinctrl {
0421 pinctrl-names = "default", "sleep";
0422 pinctrl-0 = <
0423 /* Common for sleep and wake, but no owners */
0424 &ddr0_retention
0425 &ddrio_pwroff
0426 &global_pwroff
0427
0428 /* Wake only */
0429 &suspend_l_wake
0430 &bt_dev_wake_awake
0431 >;
0432 pinctrl-1 = <
0433 /* Common for sleep and wake, but no owners */
0434 &ddr0_retention
0435 &ddrio_pwroff
0436 &global_pwroff
0437
0438 /* Sleep only */
0439 &suspend_l_sleep
0440 &bt_dev_wake_sleep
0441 >;
0442
0443 buck-5v {
0444 drv_5v: drv-5v {
0445 rockchip,pins = <7 RK_PC5 RK_FUNC_GPIO &pcfg_pull_none>;
0446 };
0447 };
0448
0449 hdmi {
0450 vcc50_hdmi_en: vcc50-hdmi-en {
0451 rockchip,pins = <5 RK_PC3 RK_FUNC_GPIO &pcfg_pull_none>;
0452 };
0453 };
0454
0455 pmic {
0456 dvs_1: dvs-1 {
0457 rockchip,pins = <7 RK_PB4 RK_FUNC_GPIO &pcfg_pull_down>;
0458 };
0459
0460 dvs_2: dvs-2 {
0461 rockchip,pins = <7 RK_PB7 RK_FUNC_GPIO &pcfg_pull_down>;
0462 };
0463 };
0464 };
0465
0466 &i2c4 {
0467 status = "okay";
0468
0469 /*
0470 * Trackpad pin control is shared between Elan and Synaptics devices
0471 * so we have to pull it up to the bus level.
0472 */
0473 pinctrl-names = "default";
0474 pinctrl-0 = <&i2c4_xfer &trackpad_int>;
0475
0476 trackpad@15 {
0477 /*
0478 * Remove the inherited pinctrl settings to avoid clashing
0479 * with bus-wide ones.
0480 */
0481 /delete-property/pinctrl-names;
0482 /delete-property/pinctrl-0;
0483 };
0484
0485 trackpad@2c {
0486 compatible = "hid-over-i2c";
0487 interrupt-parent = <&gpio7>;
0488 interrupts = <RK_PA3 IRQ_TYPE_EDGE_FALLING>;
0489 reg = <0x2c>;
0490 hid-descr-addr = <0x0020>;
0491 vcc-supply = <&vcc33_io>;
0492 wakeup-source;
0493 };
0494 };
